MathWorks、Universal Verification Methodology (UVM) のサポートによって FPGA および ASIC の検証を高速化

MathWorks は本日 HDL Verifier での Universal Verification Methodology (UVM) のサポート提供について発表しました。サポート提供の対象は、現在利用可能な Release 2019b 以降からとなります。FPGA/ASIC の設計検証エンジニアは、HDL Verifier を使用することで、Simulink モデルから UVM コンポーネントとテストベンチを直接生成し、Synopsys、Cadence、Mentor などの UVM をサポートするシミュレーターで使用できます。

Wilson Research Group による最新の研究結果によると、FPGA 設計プロジェクトの 48% と ASIC 設計プロジェクトの 71% が UVM を使用して設計検証を行っていることが分かりました。通常、アルゴリズムの開発者やシステム設計者は、MATLAB および Simulink で新しいアルゴリズム コンテンツを開発します。続いて、設計検証 (DV) エンジニアが MATLAB および Simulink モデルをリファレンスとして使用し、RTL テストベンチのコードを手書きしますが、このプロセスは非常に時間がかかる場合がありました。今後は、DV エンジニアは HDL Verifier を使用して、Simulink で開発済みのシステムレベルのモデルからシーケンスやスコアボードなどの UVM コンポーネントを自動的に生成できるようになりました。この手法により、検証エンジニアは、ワイヤレス通信や組み込みビジョン、制御などに使用される ASIC と FPGA 設計用のテストベンチの開発にかかる時間を短縮できます。

Allegro MicroSystems の ASIC Development Manager である Khalid Chishti 氏は次のように述べています。「Simulink により、量産用 UVM テストベンチやテストシーケンス、スコアボードの手作業でのコーディングにかかる時間が約 50% 短縮されました。これにより、画期的なイノベーションのためのアプリケーションの開発に専念できます。自動車分野向けに設計された当社の ASIC では、UVM を使って製品検証を行っています。これまではこのようなデバイス用のアルゴリズムを開発するのは煩わしい作業でしたが、MATLAB や Simulink を使用することで、簡略化できます。」

MATLAB や Simulink からの UVM コンポーネントや SystemVerilog アサーション、SystemVerilog MATLAB DPI コンポーネントの生成をはじめとした新機能によって、ASIC および FPGA の製品検証を担当する設計検証チームに対して、HDL Verifier で拡張サポートが提供されるようになりました。これまで設計検証チームは SystemVerilog で手作業でコーディングして HDL シミュレーターで厳密なテストベンチを開発しなければなりませんでした。今後は、既存の MATLAB および Simulink モデルから検証コンポーネントを直接生成し、これらのモデルを再利用することで、生産検証環境を迅速に作成できます。

MathWorks の Principal HDL Product Marketing Manager である Eric Cigan は次のように述べています。「Wilson Research と Mentor Graphics による 2018 年の機能検証調査によると、DV エンジニアは ASIC および FPGA プロジェクトに約 5 分の 1 の時間をテストベンチ開発に費やしています。既存の MATLAB および Simulink モデルから UVM および SystemVerilog DPI コンポーネントを生成する HDL Verifier の機能によって、DV エンジニアの生産性が向上するだけでなく、システム設計者、ハードウェア設計者、DV エンジニア間の連携も強化されます。」

HDL Verifier R2019b は世界中で今すぐに入手可能です。詳細については、mathworks.com/verify をご覧ください。

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