High-Speed Radar and 5G NR GSPS Processing on FPGAs and SoCs
Advances in analog-to-digital converters (ADCs) have led to the development of new DSP algorithms that require frame-based processing of the incoming high-speed data for applications, such as 5G NR, radar, and signal intelligence. Hardware engineers must implement the DSP algorithms, ensuring the FPGA clock speed, resource usage, throughput rate, and power meet required specifications. Using DSP HDL Toolbox™ capabilities to implement a DDC algorithm in gigasample-per-second throughput rate on a Xilinx® UltraScale+ RFSoC board, learn how:
- Engineers can model, explore, and simulate hardware architecture options for DSP algorithms.
- Inbuilt block parameters enable implementation for sample- and frame-based processing.
- Hardware design implementation can be explored in terms of latency, throughput, and resource usage.
- Using HDL Coder capabilities can generate readable, synthesizable code in VHDL and Verilog.
Published: 22 May 2022
Featured Product
DSP HDL Toolbox
Up Next:
Related Videos:
Web サイトの選択
Web サイトを選択すると、翻訳されたコンテンツにアクセスし、地域のイベントやサービスを確認できます。現在の位置情報に基づき、次のサイトの選択を推奨します:
また、以下のリストから Web サイトを選択することもできます。
最適なサイトパフォーマンスの取得方法
中国のサイト (中国語または英語) を選択することで、最適なサイトパフォーマンスが得られます。その他の国の MathWorks のサイトは、お客様の地域からのアクセスが最適化されていません。
南北アメリカ
- América Latina (Español)
- Canada (English)
- United States (English)
ヨーロッパ
- Belgium (English)
- Denmark (English)
- Deutschland (Deutsch)
- España (Español)
- Finland (English)
- France (Français)
- Ireland (English)
- Italia (Italiano)
- Luxembourg (English)
- Netherlands (English)
- Norway (English)
- Österreich (Deutsch)
- Portugal (English)
- Sweden (English)
- Switzerland
- United Kingdom (English)
アジア太平洋地域
- Australia (English)
- India (English)
- New Zealand (English)
- 中国
- 日本Japanese (日本語)
- 한국Korean (한국어)