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Detect Decrease

信号値の減少の検出

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ライブラリ:
Simulink / Logic and Bit Operations
HDL Coder / Logic and Bit Operations

説明

Detect Decrease ブロックは、入力が前の値より厳密に小さいかどうかを判断します。

このブロックは離散サンプル時間のみをサポートしています。

例

信号値の減少の検出

この例では、Detect Decrease ブロックを使用して、入力信号が以前の値より厳密に小さくなったかどうかを判別する方法を示します。Detect Decrease ブロックへの電流入力が以前の値より小さい場合、ブロックは 1 (true) を出力します。電流入力が以前の値以上の場合、Detect Decrease ブロックは 0 (false) を出力します。

端子

入力

Port_1 — 入力信号

スカラー | ベクトル | 行列

入力信号。スカラー、ベクトルまたは行列として指定します。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated

出力

Port_1 — 出力信号

0 | 1

出力信号。入力信号が前の値より小さい場合は true (1)、入力信号が前の値以上である場合は false (0) です。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated

パラメーター

初期条件 — 前の入力の初期条件

0 (既定値) | スカラー | ベクトル

前の入力 U/z の初期条件を設定します。

プログラムでの使用

ブロック パラメーター: vinit

型: 文字ベクトル

値: スカラー | ベクトル

既定の設定: '0'

入力処理 — サンプルベースまたはフレームベースの処理を指定

チャネルとしての要素 (サンプル ベース) (既定値) | チャネルとしての列 (フレーム ベース)

ブロックでサンプルベースかフレームベースのどちらの処理を実行するかを指定します。

• チャネルとしての列 (フレーム ベース) — 入力の各列を独立したチャネルとして扱います (フレームベースの処理)。

  メモ

  フレームベースの処理には、DSP System Toolbox™ のライセンスが必要になります。

  詳細については、サンプルベースおよびフレームベースの概念 (DSP System Toolbox)を参照してください。

• チャネルとしての要素 (サンプル ベース) — 入力の各要素を独立したチャネルとして扱います (サンプルベースの処理)。

[入力処理] を使って、ブロックでサンプルベースかフレームベースのどちらの処理を実行するかを指定します。これらの 2 つの処理モードの詳細については、サンプルベースおよびフレームベースの概念 (DSP System Toolbox)を参照してください。

プログラムでの使用

ブロック パラメーター: InputProcessing

型: 文字ベクトル

値: 'Columns as channels (frame based)' | 'Elements as channels (sample based)'

既定の設定: 'Elements as channels (sample based)'

出力データ型 — 出力のデータ型

boolean (既定値) | uint8

出力データ型を boolean または uint8 に設定します。

プログラムでの使用

ブロック パラメーター: OutDataTypeStr

型: 文字ベクトル

値: 'boolean' | 'uint8'

既定の設定: 'boolean'

ブロックの特性

データ型	Boolean | double | enumerated | fixed point | integer | single
直達	はい
多次元信号	はい
可変サイズの信号	はい
ゼロクロッシング検出	いいえ

拡張機能

C/C++ コード生成

Simulink® Coder™ を使用して C および C++ コードを生成します。

生成されたコードは、ある条件の下で関数 memcpy または関数 memset (string.h) に依存します。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロック プロパティ

ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。

PLC コード生成
Simulink® PLC Coder™ を使用して構造化テキスト コードを生成します。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

バージョン履歴

R2006a より前に導入

参考

Detect Change | Detect Fall Negative | Detect Fall Nonpositive | Detect Increase | Detect Rise Nonnegative | Detect Rise Positive