Dead Zone Dynamic

ゼロ出力の動的領域の生成

ライブラリ:
Simulink / Discontinuities
HDL Coder / Discontinuities

説明

Dead Zone Dynamic ブロックは、上限および下限を指定する動的入力信号に基づいてゼロ出力の領域を生成します。ブロック出力は、入力 u および入力信号 [up] と [lo] の値に依存します。

入力	出力
`u >= lo` および `u <= up`	0
`u > up`	`u` – `up`
`u < lo`	`u` – `lo`

Dead Zone Dynamic ブロックはマスクサブシステムであり、パラメーターはありません。

端子

入力

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u — 入力信号
スカラー | ベクトル

不感帯アルゴリズムへの入力信号。

lo — 不感帯の下限
スカラー | ベクトル

ゼロ出力の領域の下限を与える動的な値。入力が [lo] より小さい場合、出力値は [lo] の値だけシフトダウンします。

up — 不感帯の上限
スカラー

ゼロ出力の領域の上限を与える動的な値。入力が [up] より大きい場合、出力値は [up] の値だけシフトダウンします。

出力

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y — 出力信号
スカラー | ベクトル

動的不感帯アルゴリズムを入力信号に適用後の出力信号。

ブロックの特性

データ型	`double` \| `fixed point` \| `integer` \| `single`
直達	`はい`
多次元信号	`いいえ`
可変サイズの信号	`いいえ`
ゼロクロッシング検出	`いいえ`

拡張機能

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C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーションオプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロックプロパティ

一般
ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は `0` です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、OutputPipeline (HDL Coder)を参照してください。
SynthesisAttributes	モデルのブロックとブロック出力信号の合成属性を指定します。生成された HDL コードには、これらの属性が含まれます。詳細については、SynthesisAttributes (HDL Coder)を参照してください。

ネイティブ浮動小数点
LatencyStrategy	浮動小数点演算子について、設計内のブロックを `inherit`、`Max`、`Min`、`Zero`、または `Custom` にマッピングするかどうかを指定します。既定の設定は `[inherit]` です。LatencyStrategy (HDL Coder)も参照してください。
NFPCustomLatency	値を指定するには [LatencyStrategy] を `Custom` に設定します。HDL Coder は [NFPCustomLatency] 設定に指定した値と等しいレイテンシを追加します。NFPCustomLatency (HDL Coder)も参照してください。

レイテンシの詳細

このブロックには、生成されたコードで追加のレイテンシを導入するマルチサイクル実装があります。追加されたレイテンシを確認するには、生成されたモデルまたは検証モデルを表示します。生成されたモデルと検証モデル (HDL Coder)を参照してください。

ネイティブ浮動小数点のレイテンシ

浮動小数点型	[LatencyStrategy] プロパティの設定	レイテンシ (サイクル単位)	カスタムレイテンシのサポート
double	`Min`	6	あり
double	`Max`	11
single	`Min`	6
single	`Max`	11

サポートするデータ型

ブロックは、HDL コード生成で次のデータ型をサポートします。

入力端子	次元	固定小数点	浮動小数点	組み込み整数	バス	boolean	複素信号
Port_1	スカラーベクトル行列 (2 次元および 3 次元)	あり	single double	あり	あり	あり	あり

入力端子

次元

固定小数点

浮動小数点

組み込み整数

バス

boolean

複素信号

Port_1

スカラー

ベクトル

行列 (2 次元および 3 次元)

あり

single

double

あり

最適化

以下の HDL Coder の最適化を使用して、速度、面積、I/O を最適化できます。

面積の最適化

最適化	説明
リソース共有 (HDL Coder)	"リソース共有" とは、HDL Coder で行われる面積の最適化の 1 つです。機能的に等価な複数のリソースが特定され、単一のリソースに置き換えられます。
ストリーミング (HDL Coder)	"ストリーミング" とは、HDL Coder で行われる面積の最適化の 1 つです。ベクトルデータパスがスカラーデータパス (または、より小さいサイズの複数のベクトルデータパス) に変換されます。

速度の最適化

最適化	説明
分散型パイプラインの設定の指定 (HDL Coder)	"分散型パイプライン方式"、つまりレジスタのリタイミングとは、設計の既存の遅延を移動して、機能的動作を維持しながらクリティカルパスを低減する速度の最適化です。
クロックレートパイプライン (HDL Coder)	"クロックレートパイプライン" は、他の速度と面積の最適化でクロックレートでのレイテンシを導入できるようにする HDL Coder の最適化フレームワークです。
クリティカルパスの推定 (HDL Coder)	クリティカルパスの可能性が最も高いパスを設計内で簡単に特定するには、"クリティカルパスの推定" を使用します。クリティカルパスの推定は、クリティカルパスを検出する反復的プロセスを高速化します。クリティカルパスの推定で特徴付けられるブロックについては、特徴付けられるブロック (HDL Coder)を参照してください。

I/O の最適化

最適化	説明
フレームからサンプルへの変換 (HDL Coder)	設計で必要な I/O を最適化するには、フレームからサンプルへの変換を使用します。この最適化は、フレームベースのベクトルまたは行列の入力を HDL コード生成用により小さいサイズのサンプルまたはピクセルに変換して、ストリームベースのハードウェアをターゲットにし、大規模な入出力信号の処理に必要な FPGA I/O を削減します。

最適化

説明

フレームからサンプルへの変換 (HDL Coder)

設計で必要な I/O を最適化するには、フレームからサンプルへの変換を使用します。この最適化は、フレームベースのベクトルまたは行列の入力を HDL コード生成用により小さいサイズのサンプルまたはピクセルに変換して、ストリームベースのハードウェアをターゲットにし、大規模な入出力信号の処理に必要な FPGA I/O を削減します。

PLC コード生成
Simulink® PLC Coder™ を使用して構造化テキストコードを生成します。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

バージョン履歴

R2006a より前に導入

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R2026a: ネイティブ浮動小数点のサポート

Dead Zone Dynamic ブロックでは、single または double の入力データ型を使用してネイティブ浮動小数点モードで HDL コードを生成できるようになりました。[LatencyStrategy] HDL ブロックプロパティを使用して、ブロックのレイテンシ手法を指定できます。

R2026a: ブロックとブロック出力信号の合成属性の指定

[SynthesisAttributes] HDL ブロックプロパティを使用して、ブロックとその出力信号の合成属性を指定します。HDL Coder は、生成される HDL コードにこれらの属性を含めます。

参考

Dead Zone | Triggered Subsystem

Dead Zone Dynamic

説明

端子

入力

u — 入力信号 スカラー | ベクトル

lo — 不感帯の下限 スカラー | ベクトル

up — 不感帯の上限 スカラー

出力

y — 出力信号 スカラー | ベクトル

ブロックの特性

拡張機能

C/C++ コード生成 Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成 HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

PLC コード生成 Simulink® PLC Coder™ を使用して構造化テキスト コードを生成します。

固定小数点の変換 Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

バージョン履歴

R2026a: ネイティブ浮動小数点のサポート

R2026a: ブロックとブロック出力信号の合成属性の指定

参考

u — 入力信号
スカラー | ベクトル

lo — 不感帯の下限
スカラー | ベクトル

up — 不感帯の上限
スカラー

y — 出力信号
スカラー | ベクトル

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

PLC コード生成
Simulink® PLC Coder™ を使用して構造化テキストコードを生成します。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。