イーサネットAXIマネージャー

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メモ

Ethernet AXI マスターは Ethernet AXI マネージャーに名前が変更され、AXI マスター IP としての UDP MATLAB^® は UDP AXI マネージャー IP に名前が変更されました。ソフトウェアとドキュメントでは、「マスター」と「スレーブ」という用語がそれぞれ「マネージャー」と「従属」に置き換えられます。

ユーザーデータグラムプロトコル (UDP) を使用して、イーサネット経由で AXI マネージャーを統合および構成します。Ethernet AXI マネージャーを使用するには、まず次の 2 つの知的財産 (IP) ブロックをプロジェクトに含める必要があります。イーサネットメディアアクセスコントローラ (MAC) ハブと UDP AXI マネージャ。

イーサネット MAC ハブ IP

イーサネット MAC ハブ IP は、イーサネット物理層 (PHY) を UDP AXI マネージャー IP に接続します。次の Ethernet MAC ハブ IP を使用して、さまざまなタイプのインターフェイスを介してターゲット FPGA ボードを接続します。

イーサネット MAC ハブ GMII IP — この IP は、ギガビットメディア独立インターフェイス (GMII) をサポートします。
イーサネット MAC ハブ MII IP — この IP は、メディア独立インターフェイス (MII) をサポートします。
イーサネット MAC ハブ GMII IP と 1G/2.5G イーサネット PCS/PMA または SGMII Xilinx^® IP — これら 2 つの IP を接続して、シリアルギガビットメディア独立インターフェイス (SGMII) をサポートします。

イーサネット MAC ハブ IP のインターフェース

Interface of Ethernet MAC Hub IP

次の表は、イーサネット MAC ハブ GMII とイーサネット MAC ハブ MII のポートの説明を示しています。

ポート	説明
s0_axis	AXI-stream 従属インターフェース。このポートを UDP AXI マネージャー IP の m_axis ポートに接続します。
m0_axis	AXI-ストリームマネージャーインターフェイス。このポートを UDP AXI マネージャー IP の s_axis ポートに接続します。

イーサネット MAC ハブ GMII IP ポート

ポート	方向	説明
ref_clk	Input	phy_gtxclk を駆動する基準クロック信号。ref_clk の周波数は phy_rxclk クロック周波数と同じである必要があります。
ref_reset	Input	IP リセット信号。
phy_rxclk	Input	PHYからクロックを受信します。
phy_rxd[7:0]	Input	PHYからデータ信号を受信します。
phy_rxdv	Input	PHY からデータ有効制御信号を受信します。
phy_rxer	Input	PHYからエラー信号を受信します。
rxclk_en	Input	受信機クロックの有効化。
txclk_en	Input	送信機クロックの有効化。
phy_col	Input	PHY からの衝突検出信号。
phy_crs	Input	PHY からのキャリアセンス検出信号。
axis_aclk	Input	AXI-stream インターフェイスのクロック信号。
phy_gtxclk	出力	PHYへのクロック。
phy_txd[7:0]	出力	データ信号をPHYに送信します。
phy_txen	出力	有効制御信号を PHY に送信します。
phy_txer	出力	エラー信号をPHYに送信します。
axis_aresetn	出力	アクティブローリセット。AXI-stream インターフェイスのリセット信号。このポートを使用して、ダウンストリーム AXI ペリフェラルをリセットできます。

イーサネット MAC ハブ MII IP ポート

ポート	方向	説明
axis_aclk	Input	AXI-stream インターフェイスのクロック信号。
リセット	Input	IP リセット信号。
mii_col	Input	PHY からの衝突検出信号。
mii_crs	Input	PHY からのキャリアセンス検出信号。
mii_rxclk	Input	PHYからクロック信号を受信します。
mii_rxd[3:0]	Input	PHYからデータ信号を受信します。
mii_rxdv	Input	PHY からデータ有効制御信号を受信します。
mii_rxer	Input	PHYからエラー信号を受信します。
mii_txclk	Input	PHYからクロック信号を送信します。
axis_aresetn	出力	アクティブローリセット。AXI-stream インターフェイスのリセット信号。このポートを使用して、ダウンストリーム AXI ペリフェラルをリセットできます。
mii_txd[3:0]	出力	データ信号をPHYに送信します。
mii_txen	出力	有効制御信号を PHY に送信します。
mii_txer	出力	エラー信号をPHYに送信します。
phy_mdc	出力	PHY への管理データクロック (MDC) 信号。
phy_mdio	インアウト	管理データ入出力 (MDIO) コントローラとの通信用のデータ信号。
phy_reset_n	出力	PHY へのアクティブローリセット信号。

ポート接続の詳細については、イーサネットベースの AXI マネージャーを使用して FPGA メモリにアクセスするを参照してください。

SGMII 用イーサネット MAC ハブ IP 接続

SGMII の場合、この図に示すように、イーサネット MAC ハブ GMII IP を 1G/2.5G イーサネット PCS/PMA または SGMII Xilinx IP に接続します。

Ethernet MAC Hub IP connections for SGMII

イーサネット MAC ハブ IP パラメータ

ターゲット FPGA ボードのイーサネットインターフェイスのタイプに基づいて、デザイン内でイーサネット MAC ハブ GMII またはイーサネット MAC ハブ MII HDL IP をインスタンス化します。デザインで Ethernet MAC Hub IP をインスタンス化した後、構成用のブロックパラメータを開きます。この図は、イーサネット MAC ハブ GMII IP のブロックパラメータを示しています。

Ethernet MAC Hub IP parameters

次のパラメータを設定します。

Number of AXI Stream Channels — このパラメータは、イーサネット MAC ハブ IP 内の AXI ストリームチャネルの数を決定します。この値は 1 ～ 8 の整数として選択します。既定値は 1 です。
IP Address Byte1, IP Address Byte2, IP Address Byte3, IP Address Byte4 — これらのパラメータは、デバイスの UDP インターネットプロトコル (IP) アドレスを構成する 0 ～ 255 の範囲の 4 バイトを設定します。このアドレスは、aximanager オブジェクトの DeviceAddress プロパティ値と一致する必要があります。
UDP Port For Channel 1, UDP Port For Channel 2, UDP Port For Channel 3, UDP Port For Channel 4, UDP Port For Channel 5, UDP Port For Channel 6, UDP Port For Channel 7, UDP Port For Channel 8 — これらのパラメータは UDP ポート番号を設定します。各パラメータ値を 255 ～ 65,535 の整数として指定します。これらのポート番号は、aximanager オブジェクトの Port プロパティ値と一致する必要があります。

イーサネット MAC ハブの IP 制限

SGMII の場合、AXI-Stream インターフェイス (axis_aclk) のクロック信号は 50 MHz に制限されます。
イーサネット管理インターフェイス MDC および MDIO では、イーサネット PHY を構成することはできません。

UDP AXI マネージャー IP

UDP AXI Manager HDL IP は、イーサネット MAC ハブ IP をアプリケーション IP に接続します。UDP AXI マネージャー IP は、AXI ペリフェラルと MATLAB の間でデータを変換するブリッジとして機能します。

UDP AXI マネージャー IP のインターフェース

Interface of UDP AXI Manager IP

UDP AXI Manager IP のインターフェースには、これらの表に記載されているポートが含まれます。

ポート	説明
s_axis	AXI-stream 従属インターフェース。
m_axis	AXI-ストリームマネージャーインターフェイス。
axi4m	AXI4 フルマネージャーインターフェイス。

UDP AXI マネージャー IP ポート

ポート	方向	説明
axis_aclk	Input	AXI-stream インターフェイスのクロック信号。
axis_aresetn	Input	AXI-stream インターフェイスのアクティブローリセット信号。
aclk	Input	AXI4 フルインターフェイスのクロック信号。
aresetn	Input	アクティブローリセット。AXI4 フルインターフェースのリセット信号。