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setTriggerTimeOut

R2024a

トリガーステージでトリガー条件が発生する必要があるFDC IPコアクロックサイクルの最大数を設定します。

構文

setTriggerTimeOut(DC,enable,value,N)

説明

setTriggerTimeOut(DC,enable,value,N) は、FPGA データ キャプチャ (FDC) IP コア クロック サイクルの最大数を設定します。この数の範囲内で、N で指定されたトリガー ステージでトリガー条件が発生する必要があります。DC はカスタマイズされたデータ キャプチャ オブジェクトです。enable 引数を使用してトリガー ステージ N でトリガー タイムアウトを有効にし、value 引数を使用して FDC IP コアのクロック サイクル数を指定します。

入力引数

DC — カスタマイズされたデータキャプチャオブジェクト

hdlverifier.FPGADataReader System object™

hdlverifier.FPGADataReader System object として指定されたカスタマイズされたデータ キャプチャ オブジェクト。

enable — トリガータイムアウトが指定されたトリガーステージの一部であることを示す

true または 1 | false または 0

トリガー タイムアウトがトリガー ステージの一部であることを示す表示。数値または論理値の 1 (true) または 0 (false) として指定されます。特定のトリガー ステージでトリガー タイムアウトを使用するには、この値を 1 (true) に設定します。この値を 0 (false) に設定すると、指定されたトリガー ステージではトリガー タイムアウトは使用されません。

value — FDC IPコアクロックサイクル数

1から65,536までの整数

1 ～ 65,536 の整数を指定します。この多くの FDC IP コア クロック サイクル内で、トリガー条件は N で指定されたトリガー ステージで発生する必要があります。

N — トリガーステージ

2からMまでの整数

トリガー ステージ。2 から M までの整数として指定されます。M は、FPGA Data Capture Component Generator ツールの 最大トリガー ステージ パラメータによって設定されます。N を使用して、N 番目のトリガー ステージでトリガー タイムアウトを設定します。トリガー ステージ 1 ではトリガー タイムアウトは許可されません。

バージョン履歴

R2020b で導入

参考

オブジェクト

• hdlverifier.FPGADataReader

ツール

• FPGA Data Capture Component Generator | FPGA Data Capture