このページは機械翻訳を使用して翻訳されました。元の英語を参照するには、ここをクリックします。

setTriggerTimeOut

トリガーステージでトリガー条件が発生する必要があるFDC IPコアクロックサイクルの最大数を設定します。

R2020b 以降

構文

setTriggerTimeOut(DC,enable,value,N)

説明

setTriggerTimeOut(DC,enable,value,N) は、FPGA データキャプチャ (FDC) IP コアクロックサイクルの最大数を設定します。この数の範囲内で、N で指定されたトリガーステージでトリガー条件が発生する必要があります。DC はカスタマイズされたデータキャプチャオブジェクトです。enable 引数を使用してトリガーステージ N でトリガータイムアウトを有効にし、value 引数を使用して FDC IP コアのクロックサイクル数を指定します。

入力引数

すべて折りたたむ

`DC` — カスタマイズされたデータキャプチャオブジェクト
`hdlverifier.FPGADataReader` System object™

hdlverifier.FPGADataReader System object として指定されたカスタマイズされたデータキャプチャオブジェクト。

`enable` — トリガータイムアウトが指定されたトリガーステージの一部であることを示す
`true` または `1` | `false` または `0`

トリガータイムアウトがトリガーステージの一部であることを示す表示。数値または論理値の 1 (true) または 0 (false) として指定されます。特定のトリガーステージでトリガータイムアウトを使用するには、この値を 1 (true) に設定します。この値を 0 (false) に設定すると、指定されたトリガーステージではトリガータイムアウトは使用されません。

`value` — FDC IPコアクロックサイクル数
1から65,536までの整数

1 ～ 65,536 の整数を指定します。この多くの FDC IP コアクロックサイクル内で、トリガー条件は N で指定されたトリガーステージで発生する必要があります。

`N` — トリガーステージ
2からMまでの整数

トリガーステージ。2 から M までの整数として指定されます。M は、FPGA Data Capture Component Generator ツールの 最大トリガーステージ パラメータによって設定されます。N を使用して、N 番目のトリガーステージでトリガータイムアウトを設定します。トリガーステージ 1 ではトリガータイムアウトは許可されません。