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setTriggerCondition

各信号値の比較を設定する

構文

setTriggerCondition(DC,name,enable,value)

setTriggerCondition(DC,name,enable,value,N)

説明

setTriggerCondition(DC,name,enable,value) は、トリガー ステージ 1 の信号 name のトリガー値の比較を構成します。DC はカスタマイズされたデータ キャプチャ オブジェクトです。enable 引数は、この信号が全体的なトリガー条件の一部であるかどうかを示します。

setTriggerCondition(DC,name,enable,value,N) は、N によって指定されたトリガー ステージで信号 name のトリガー値の比較を構成します。DC はカスタマイズされたデータ キャプチャ オブジェクトです。enable 引数は、この信号が全体的なトリガー条件の一部であるかどうかを示します。

入力引数

DC — カスタマイズされたデータキャプチャオブジェクト

hdlverifier.FPGADataReader System object™

hdlverifier.FPGADataReader System object として指定されたカスタマイズされたデータ キャプチャ オブジェクト。

name — トリガーコンポーネント信号の名前

文字ベクトル

トリガー コンポーネント信号の名前。文字ベクトルとして指定されます。

この名前は、入力 System object DC の作成時に構成された信号名のいずれかと一致する必要があります。信号は可能なトリガー信号として設定する必要があります。

データ型: char

enable — 信号がトリガー条件の一部であることを示す

true または 1 | false または 0

信号がトリガー条件の一部であることを示す表示。数値または論理値の 1 (true) または 0 (false) として指定されます。この信号を全体のトリガー条件で使用するには、この値を 1 (true) に設定します。この値を 0 (false) に設定すると、信号は全体のトリガー条件には使用されません。

value — トリガー条件の一部としてこの信号と比較する値

小数 | バイナリ | 16 進数 | 'Low' | 'High' | 'Rising edge' | 'Falling edge' | 'Both edges'

トリガー条件は、1 つ以上の信号の値の比較で構成されます。この入力は、各信号に一致する値を指定します。

マルチビット信号の場合、信号に関連付けられたデータ型の範囲内で 10 進数、2 進数、または 16 進数の値を指定します。16 進数または 2 進数の値を指定する場合、X または x (don't care 値) の組み合わせで値を指定して、ビット マスクを有効にすることができます。つまり、値を比較する際に、トリガー条件は X または x の桁の値を無視して出力を提供します。

読みやすくするためにビットのグループを区切るには、ビット間に _ を使用します。たとえば、32 ビットのバイナリ値は '0b1010_XXXX_1011_XXXX_1110_XXXX_1111XXXX' として表すことができ、32 ビットの 16 進値は '0xAB_CDEXFX' として表すことができます。

論理信号の場合、一致するレベルまたはエッジを示す文字列を指定します。詳細については、トリガーを参照してください。

N — トリガーステージ

1からMまでの整数

トリガー ステージ。1 から M までの整数として指定されます。M は、FPGA Data Capture Component Generator ツールの 最大トリガー ステージ パラメータによって設定されます。N を使用して、N 番目のトリガー ステージのトリガー条件を設定します。N を指定しない場合、デフォルトでは、関数はトリガー ステージ 1 にトリガー条件を設定します。

バージョン履歴

R2017a で導入

参考

オブジェクト

• hdlverifier.FPGADataReader

ツール

• FPGA Data Capture Component Generator | FPGA Data Capture