Altera DSP Builder サブシステムの作成

Altera DSP Builder サブシステムを使用する理由

Altera^® DSP Builder (DSPB) サブシステムを使用して、Simulink^® および Altera DSP Builder Advanced ブロックをもつモデルから HDL コードを生成できます。

モデル内で Simulink および Altera ブロックの両方を使用することには、以下の利点があります。

Simulink および Altera DSP Builder のシミュレーション、コード生成および合成を組み合わせた単一のプラットフォーム。
ターゲットコードの生成: Altera DSP Builder は Altera ブロックからコードを生成し、HDL Coder™ は Simulink ブロックからコードを生成します。
Simulink コンポーネントの HDL Coder による面積および速度の最適化。

Altera DSP Builder サブシステムの要件

コード生成のために、1 つ以上の Altera DSP Builder (DSPB) サブシステムに Altera ブロックをグループ化しなければなりません。DSPB サブシステムには、サブシステムの階層構造を含めることができます。

Altera DSP Builder サブシステムからコードを生成するには、Quartus II 13.0 以降を使用しなければなりません。

DSPB サブシステムは、以下をもつ Subsystem ブロックです。

[モジュール] に設定されたアーキテクチャ。
最上位の Device ブロックおよび DSP Builder Advanced ブロックを含む、Altera DSP Builder ドキュメンテーション内の定義に沿った有効な DSP Builder Advanced Blockset の設計。

Altera DSP Builder サブシステムの作成方法

Altera DSP Builder ドキュメンテーションの定義に従って Altera DSP Builder Advanced Blockset の設計を作成します。
Altera DSP Builder Advanced Blockset 設計を含むサブシステムを作成し、その [Architecture] を [Module] に設定します。

Altera DSP Builder サブシステムの HDL コード生成の例を確認するには、HDL Coder での Altera DSP Builder Advanced Blockset の使用を参照してください。

Altera DSP Builder サブシステムのクロック要件の決定

DSPB サブシステムは、DUT サブシステムの基本レートで実行するか、カスタムクロックを指定して実行しなければなりません。

DUT サブシステムの基本レートは反復処理で決定される場合があります。RAM マッピングやリソース共有などの面積の最適化を行うと、設計内の面積が最適化された部分で HDL Coder によるオーバーサンプリングが発生する場合があります。したがって、DUT サブシステムの初期基本レートは最終基本レートと異なる可能性があり、コードを生成するまでモデルの基本レートが分からない場合があります。

モデルの基本レートを決定するには、以下のようにしてモデルが基本レートに収束するまでコードを反復して生成します。

DSPB サブシステムを含む DUT サブシステムのコードを生成します。
HDL Coder でDSPB サブシステムのレートが基本レートより遅いというエラーメッセージが表示された場合は、メッセージに示された基本レートで実行されるように DSPB サブシステムの入力を変更してください。
たとえば、Upsample ブロックを挿入できます。
DSPB サブシステムのレートが基本レートに一致するまでこれらの手順を繰り返します。

DSPB サブシステムのカスタムクロックを指定するには、次の手順に従います。

HDL ワークフローアドバイザーで、[HDL コード生成] 、 [コード生成オプションを設定] 、 [詳細オプションを設定] 、 [クロックの入力] を選択し、[複数] を選択します。
生成された HDL コード内で、DSPB サブシステムのクロックに対応する DUT クロックの入力端子にカスタムクロックを接続します。

Altera DSP Builder サブシステムからのコード生成の制限

Altera DSP Builder (DSPB) サブシステムのコード生成には以下の制限があります。

DUT サブシステムを DSPB サブシステムにすることはできません。
DSPB サブシステムは Simulink モデルの基本レートで実行しなければなりません。面積の最適化により局所的なマルチレートが発生する可能性があるので、基本レートを決定するために反復的にコードを生成する必要がある場合があります。ワークフローについては、Altera DSP Builder サブシステムのクロック要件の決定を参照してください。
バスインターフェイスをもつ Altera ブロックはサポートされていません。
Altera DSP Builder は Verilog^® コードを生成しません。
Simulink データの比較では Altera の Valid 信号が考慮されないため、テストベンチシミュレーションの不一致が発生することがあります。例および回避策については、HDL Coder での Altera DSP Builder Advanced Blockset の使用を参照してください。