このページの内容は最新ではありません。最新版の英語を参照するには、ここをクリックします。

Verilog^® または SystemVerilog `timescale 命令の使用

生成された Verilog または SystemVerilog コード内でのコンパイラ命令の使用

モデル コンフィギュレーション ペイン: グローバル設定 / コーディング スタイル

説明

生成された Verilog または SystemVerilog コード内でコンパイラの `timescale 命令の使用を指定します。

依存関係

このオプションは、ターゲット言語 ([言語] オプションで指定) が Verilog または SystemVerilog の場合に有効になります。

設定

on (既定値) | off

既定の設定: オン

on

生成された Verilog または SystemVerilog コード内でコンパイラの `timescale 命令を使用します。

off

生成された Verilog または SystemVerilog コード内でコンパイラの `timescale 命令の使用を抑制します。

ヒント

このプロパティを設定するには、関数 hdlset_param または makehdl を使用します。プロパティの値を表示するには、関数 hdlget_param を使用します。

`timescale 命令は、Verilog または SystemVerilog ファイル内の複数のモジュールについて異なる遅延値を指定する方法を提供します。この設定は、生成されたテスト ベンチには影響しません。

推奨設定

推奨設定なし。

プログラムでの使用

パラメーター: UseVerilogTimescale

型: 文字ベクトル

値: 'on' | 'off'

既定の設定: 'on'

バージョン履歴

R2012a で導入