言語

HDL コード生成の言語を指定する

モデル コンフィギュレーション ペイン: HDL コード生成

説明

生成されるコードの言語 (VHDL®、Verilog®、または SystemVerilog) を選択します。選択した言語はターゲット言語と呼ばれます。[言語] を指定して [生成] ボタンをクリックすると、HDL Coder™ により、[HDL の生成対象] パラメーターで指定されている Subsystem のコードがその言語で生成されます。既定では、HDL コードは [VHDL] 言語で hdlsrc フォルダーに生成されます。

生成される HDL コードは、次の標準に準拠しています。

  • VHDL-1993 (IEEE® 1076-1993)

  • Verilog-2001 (IEEE 1364-2001)

  • SystemVerilog-2005 (IEEE 1800-2005)

設定

VHDL (既定値) | Verilog | SystemVerilog

既定の設定: VHDL

VHDL

VHDL コードを生成します。

Verilog

Verilog コードを生成します。

SystemVerilog

SystemVerilog コードを生成します。

ヒント

このプロパティを設定するには、関数 hdlset_param または makehdl を使用します。プロパティの値を表示するには、関数 hdlget_param を使用します。

たとえば、sfir_fixed モデル内の symmetric_fir サブシステムの Verilog コードを生成するには、次のいずれかの方法を使用します。

  • プロパティを引数として関数 makehdl に渡す。

    makehdl('sfir_fixed/symmetric_fir','TargetLanguage','Verilog')

  • hdlset_param を使用してモデルのパラメーターを設定する。次に、makehdl を使用して HDL コードを生成する。

    hdlset_param('sfir_fixed','TargetLanguage','Verilog')
makehdl('sfir_fixed/symmetric_fir')

プログラムでの使用

プロパティ: TargetLanguage
型: 文字ベクトル
値: 'VHDL' | 'Verilog' | 'SystemVerilog'
既定の設定: 'VHDL'

バージョン履歴

R2012a で導入

参考