入力データ型

モデルの入力端子の HDL データ型

モデルコンフィギュレーションペイン: グローバル設定 / 端子

説明

モデルの入力端子の HDL データ型を指定します。

このオプションは、ターゲット言語 ([言語] オプションで指定) が VHDL^® の場合に有効になります。

std_logic_vector (既定値) | 符号付き/符号なし

VHDL については、以下のオプションがあります。

既定の設定: std_logic_vector

Verilog^® および SystemVerilog の場合、オプションは次のとおりです。

既定の設定: wire

生成された Verilog および SystemVerilog コード内では、すべての端子のデータ型は 'wire' であり、変更できません。したがって、ターゲット言語が Verilog または SystemVerilog の場合は [入力データ型] は無効になります。

このプロパティを設定するには、関数 hdlset_param または makehdl を使用します。プロパティの値を表示するには、関数 hdlget_param を使用します。

推奨設定なし。

パラメーター: InputType

型: 文字ベクトル

値: (VHDL の場合)'std_logic_vector' | 'signed/unsigned'、(Verilog の場合) 'wire'

既定の設定: (VHDL の場合)、'std_logic_vector' (Verilog の場合) 'wire'

R2012a で導入