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カスタム IP コアの生成
R2026aHDL Coder™ は、デバイスに展開できるカスタム HDL IP コアを生成できます。生成された IP コアを既定のシステム リファレンス設計またはボードに登録した独自のカスタム リファレンス設計に統合できます。
トピック
- Generate IP Core for AMD SoC Devices from MATLAB (SoC Blockset)
IP core generation for AMD® SoC Devices from MATLAB®.
- Generate an IP Core for AMD SoC Devices from Simulink (SoC Blockset)
IP core generation for AMD SoC Devices from Simulink®.
- IP Core Generation Workflow for AMD FPGA Boards (SoC Blockset)
Learn how to use the IP Core Generation workflow with standalone FPGA devices and embed the IP core into the reference design.
- カスタム IP コアの生成
HDL ワークフロー アドバイザーを使用し、モデルまたはアルゴリズムからカスタム IP コアを生成します。
- カスタム IP コア レポート
既定では、カスタム IP コアの生成時に HTML カスタム IP コア レポートが生成されます。
- リファレンス設計の合成を高速化するための IP キャッシュ
IP キャッシュを使用し、Out-Of-Context ワークフローを使用してリファレンス設計の合成時間を高速化します。
トラブルシューティング
IP コアの生成ワークフローと Simulink Real-Time FPGA I/O ワークフローでのタイミング エラーの解決
Vivado ベースのボードでの IP コアの生成ワークフローまたは Simulink Real-Time FPGA I/O ワークフローの [FPGA ビットストリームのビルド] ステップにおけるタイミング エラーを解決します。
注目の例
IP Core Generation Workflow with a MicroBlaze Processor
Use the HDL Coder™ IP Core Generation Workflow to develop reference designs for Xilinx® parts without an embedded ARM® processor present, but which still utilize the HDL Coder generated AXI interface to control the DUT. Specifically, this example will use the Xilinx Kintex-7 KC705 board and a MicroBlaze™ soft processor running a LightWeightIP (lwIP) based TCP/IP firmware server in the reference design to access the HDL Coder generated DUT registers from anywhere on the connected network. Further, this example will also highlight the difference between accessing data from a collection of registers implemented as multiple scalar ports and a collection of registers implemented as a single vector port.
Prototype IP Core on RFSoC with FPGA I/O
Implement a quadrature phase shift keying (QPSK) wireless communication algorithm on the AMD® Zynq® UltraScale+™ ZCU216 evaluation kit or the Xilinx Zynq UltraScale+ ZCU111 evaluation kit. You generate HDL code for your algorithm, build and deploy the HDL design on an RFSoC device, and run a MATLAB® script to interactively capture data from the deployed HDL design.
