リファレンス設計の統合と展開

生成された IP コアを既定のシステムリファレンス設計に統合する

生成された IP コアを既定のシステムリファレンス設計またはボードに登録した独自のカスタムリファレンス設計に統合できます。HDL Coder™ では IP コアを生成して Vivado^® プロジェクトに組み込み、ハードウェアをプログラムできます。Embedded Coder^® を使用すると、組み込みソフトウェアを生成してビルドし、ARM^® プロセッサで実行できます。

トピック

Default System Reference Design for Xilinx SoC Device
Learn about the default system reference design for Xilinx^® SoC device and using the reference design.
Default System Reference Design for Xilinx FPGA Board
Learn about the default system reference design for Xilinx FPGA board and using the reference design.
Default System with AXI4-Stream Interface Reference Design
Learn about how to use the default system with AXI4-Stream Interface reference design and its requirements.
Default Video System Reference Design
Learn about the default video system reference design and its requirements.
Default System with External DDR Memory Access Reference Design
Learn about the default system with external DDR3 memory access reference design and its requirements.
ターゲット FPGA ボードまたは SoC デバイスのプログラム
ターゲット Intel または Xilinx ハードウェアをプログラムする方法。

注目の例

Zynq ボードを使用したライブオーディオ入力のオーディオフィルターの実行

この例では、オーディオシステムをモデル化し、オーディオリファレンス設計を使用して Zynq® ボードに実装する方法を示します。

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Debug a Zynq Design Using HDL Coder and Embedded Coder

Debug a Zynq® design using HDL Coder™ and Embedded Coder® features.

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FPGA Data Capture を使用した IP コアのデバッグ

この例では、HDL Coder™ で生成する IP コアを FPGA Data Capture のみを使用してデバッグする方法と AXI Manager および FPGA Data Capture の両方を一緒に使用してデバッグする方法を示します。

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Access DUT Registers on Xilinx Pure FPGA Board Using IP Core Generation Workflow

Use the HDL Coder™ IP core generation workflow to develop reference designs for Xilinx® parts that do not use an embedded ARM® processor present but that still utilize the HDL Coder generated AXI interface to control the design under test (DUT). This example uses the HDL Verifier™ AXI Manager IP to access the HDL Coder generated DUT registers from MATLAB®. Alternatively, you can use the Xilinx JTAG AXI Master to access the DUT registers using Vivado® Tcl console by writing Tcl commands. For the Xilinx JTAG AXI Master, you must create a custom reference design. The FPGA design is implemented on the Xilinx Kintex®-7 KC705 board.

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トピック

注目の例

Zynq ボードを使用したライブ オーディオ入力のオーディオ フィルターの実行

Debug a Zynq Design Using HDL Coder and Embedded Coder

FPGA Data Capture を使用した IP コアのデバッグ

Access DUT Registers on Xilinx Pure FPGA Board Using IP Core Generation Workflow

Zynq ボードを使用したライブオーディオ入力のオーディオフィルターの実行