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Real Partial-Systolic QR Decomposition

実数値の行列の QR 分解

R2020b 以降

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ライブラリ:
Fixed-Point Designer HDL Support / Matrices and Linear Algebra / Matrix Factorizations

説明

Real Partial-Systolic QR Decomposition ブロックは QR 分解を使用して R と C = Q'B を計算します。ここで QR = A、A および B は実数値の行列です。Ax = B の最小二乗解は、x = R\C です。R は上三角行列、Q は直交行列です。C = Q' を計算するには、B を単位行列に設定します。

正則化パラメーターが非ゼロの場合、Real Partial-Systolic QR Decomposition ブロックは $$\left[\begin{array}{c}\lambda I_n\\ A\end{array}\right]$$ をインプレースで $$R=Q\text{'}\left[\begin{array}{c}\lambda I_n\\ A\end{array}\right]$$ に変換し、$$\left[\begin{array}{c}{0}_{n,p}\\ B\end{array}\right]$$ をインプレースで $$C=Q\text{'}\left[\begin{array}{c}{0}_{n,p}\\ B\end{array}\right]$$ に変換します。ここで、λ は正則化パラメーター、QR は $$\left[\begin{array}{c}\lambda I_n\\ A\end{array}\right]$$ のサイズを抑えた QR 分解、A は m 行 n 列の行列、p は B の列数、I_n = eye(n)、0_n,p = zeros(n,p) です。

例

ハードウェア効率に優れた Real Partial-Systolic QR Decomposition の実装

Real Partial-Systolic QR Decomposition ブロックの使用方法。

スクリプトを開く

Determine Fixed-Point Types for QR Decomposition

Use fixed.qrFixedpointTypes to determine fixed-point types for computation of QR decomposition.

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端子

入力

A(i,:) — 行列 A の行

ベクトル

実数行列 A の行。ベクトルとして指定します。A は m 行 n 列の行列で、m ≥ 2 および n ≥ 2 です。B が single または double の場合、A は B と同じデータ型でなければなりません。A が固定小数点データ型の場合、A は符号付きで、2 進小数点スケーリングを使用し、B と同じ語長をもたなければなりません。勾配とバイアス表現は固定小数点データ型ではサポートされていません。

データ型: single | double | fixed point

B(i,:) — 行列 B の行

ベクトル

実数行列 B の行。ベクトルとして指定します。B は m 行 p 列の行列で、m ≥ 2 です。A が single または double の場合、B は A と同じデータ型でなければなりません。B が固定小数点データ型の場合、B は符号付きで、2 進小数点スケーリングを使用し、A と同じ語長をもたなければなりません。勾配とバイアス表現は固定小数点データ型ではサポートされていません。

データ型: single | double | fixed point

validIn — 入力が有効であるかどうか

Boolean スカラー

入力が有効であるかどうか。boolean スカラーとして指定します。この制御信号は A(i,:) 入力端子と B(i,:) 入力端子からのデータが有効であるかどうかを示します。この値が 1 (true) で ready の値が 1 (true) の場合、ブロックは A(i,:) 入力端子と B(i,:) 入力端子の値を取得します。この値が 0 (false) の場合、ブロックは入力サンプルを無視します。

true の validIn 信号を送信してから、ready が false に設定されるまでに、多少の遅延が生じることがあります。すべてのデータが確実に処理されるように、別の true の validIn 信号を送信するときは、ready が false に設定されるまで待たなければなりません。

データ型: Boolean

restart — 内部状態をクリアするかどうか

Boolean スカラー

内部状態をクリアするかどうか。boolean スカラーとして指定します。この値が 1 (true) の場合、ブロックは現在の計算を停止し、すべての内部状態をオフにします。この値が 0 (false) で validIn の値が 1 (true) の場合、ブロックは新しいサブフレームを開始します。

データ型: Boolean

出力

R — 行列 R

スカラー | ベクトル

サイズを抑えた QR 分解行列 R。スカラーまたはベクトルとして返されます。R は上三角行列です。行列 R のサイズは n 行 n 列です。R のデータ型は A と同じです。

データ型: single | double | fixed point

C — 行列 C = Q'B

スカラー | ベクトル

サイズを抑えた QR 分解行列 C=Q'B。スカラーまたはベクトルとして返されます。C の行数は R と同じです。C のデータ型は B と同じです。

データ型: single | double | fixed point

validOut — 出力データが有効であるかどうか

Boolean スカラー

出力データが有効であるかどうか。boolean スカラーとして返されます。この制御信号は出力端子 R および C のデータが有効であるかどうかを示します。この値が 1 (true) の場合、ブロックは R 行列と C 行列を正常に計算しています。この値が 0 (false) の場合、出力データは有効ではありません。

データ型: Boolean

ready — ブロックの準備が整っているかどうか

Boolean スカラー

ブロックの準備が整っているかどうか。boolean スカラーとして返されます。この制御信号は新しい入力データに対するブロックの準備が整っているかどうかを示します。この値が 1 (true) で validIn の値が 1 (true) の場合、ブロックは入力データを次のタイム ステップで受け入れます。この値が 0 (false) の場合、ブロックは入力データを次のタイム ステップで無視します。

true の validIn 信号を送信してから、ready が false に設定されるまでに、多少の遅延が生じることがあります。すべてのデータが確実に処理されるように、別の true の validIn 信号を送信するときは、ready が false に設定されるまで待たなければなりません。

データ型: Boolean

パラメーター

入力行列 A および B の行数 — 行列 A および B の行数

4 (既定値) | 正の整数値のスカラー

入力行列 A および B の行数。正の整数値スカラーとして指定します。

プログラムでの使用

ブロック パラメーター: m

型: 文字ベクトル

値: 正の整数値のスカラー

既定の設定: 4

行列 A の列数 — 入力行列 A の列数

4 (既定値) | 正の整数値のスカラー

入力行列 A の列数。正の整数値スカラーとして指定します。

プログラムでの使用

ブロック パラメーター: n

型: 文字ベクトル

値: 正の整数値のスカラー

既定の設定: 4

行列 B の列数 — 入力行列 B の列数

1 (既定値) | 正の整数値のスカラー

入力行列 B の列数。正の整数値スカラーとして指定します。

プログラムでの使用

ブロック パラメーター: p

型: 文字ベクトル

値: 正の整数値のスカラー

既定の設定: 1

正則化パラメーター — 正則化パラメーター

0 (既定値) | 非負の実数スカラー

正則化パラメーター。非負のスカラーとして指定します。正則化パラメーターを小さい正の値にすると、問題の調整を向上させ、推定値の分散を小さくすることができます。バイアスがありますが、推定値の分散が小さいと、多くの場合、最小二乗推定値と比べて平均二乗誤差が小さくなります。

プログラムでの使用

ブロック パラメーター: regularizationParameter

型: 文字ベクトル

値: 非負の実数スカラー

既定の設定: 0

アルゴリズム

実装方法の選択

部分的なシストリック実装はスペースの制約よりも計算速度を優先し、バーストによる実装は演算速度を犠牲にしてスペースの制約を優先します。次の表は、行列の分解と線形方程式系の求解に使用できる実装間のトレードオフを示しています。

実装	Ready	レイテンシ	領域
シストリック	C	O(n)	O(mn2)
部分的なシストリック	C	O(m)	O(n2)
忘却係数を使用する部分的なシストリック	C	O(n)	O(n2)
バースト	O(n)	O(mn2)	O(n)

ここで、C はデータの語長に比例する定数、m は行列 A の行数、n は行列 A の列数です。

用途に適したブロックの選択に関する追加の考慮事項については、Choose a Block for HDL-Optimized Fixed-Point Matrix Operationsを参照してください。

AMBA AXI ハンドシェイク プロセス

このブロックでは AMBA AXI ハンドシェイク プロトコル [1] を使用しています。データと制御情報の転送に valid/ready ハンドシェイク プロセスが使用されます。この双方向の制御メカニズムにより、マネージャーと配下の間で情報をやり取りするレートをマネージャーと配下の双方で制御できます。valid 信号はデータが使用可能であることを示します。ready 信号はブロックでデータを受け入れ可能であることを示します。valid 信号と ready 信号の両方が High の場合にのみデータの転送が行われます。

ブロックのタイミング

"Partial-Systolic QR Decomposition" のブロックは、行列 A と B を行単位で受け入れて処理します。m 個の行を受け入れた後、ブロックは行列 R と C をベクトルとして出力します。部分的なシストリック実装ではパイプライン化された構造を使用するため、ブロックは現在の行列の結果を出力する前に新しい行列入力を受け入れることができます。

たとえば、入力行列 A と B が 3 行 3 列であるとします。また、validIn のアサートが ready よりも前、つまり上流のデータ ソースが QR 分解よりも速いと仮定します。

この図で次のとおりです。

• A1r1 は 1 つ目の行列 A の 1 行目、R1 は 1 つ目の行列 R などのようになります。

• validIn から ready まで — 行が正常に入力されてから、ブロックで次の行の受け入れ準備ができるまで。

• 最後の行の validIn から validOut まで — 最後の行が入力されてから、ブロックで解の出力が開始されるまで。

"Partial-Systolic Q-less QR Decomposition" のブロックは、行列 A を行単位で受け入れて処理します。m 個の行を受け入れた後、ブロックは行列 R を単一のベクトルとして出力します。部分的なシストリック実装ではパイプライン化された構造を使用するため、ブロックは現在の行列の結果を出力する前に新しい行列入力を受け入れることができます。

たとえば、入力行列 A が 3 行 3 列であるとします。また、validIn のアサートが ready よりも前、つまり上流のデータ ソースが QR 分解よりも速いと仮定します。

この図で次のとおりです。

• A1r1 は 1 つ目の行列 A の 1 行目、R1 は 1 つ目の行列 R などのようになります。

• validIn から ready まで — 行が正常に入力されてから、ブロックで次の行の受け入れ準備ができるまで。

• 最後の行の validIn から validOut まで — 最後の行が入力されてから、ブロックで解の出力が開始されるまで。

次の表に、"Partial-Systolic QR Decomposition" のブロックのタイミングの詳細を示します。

ブロック	validIn から ready まで (サイクル)	最後の行の validIn から validOut まで (サイクル)
Real Partial-Systolic QR Decomposition	wl + 7	(wl + 6)*n + 6
Complex Partial-Systolic QR Decomposition	wl + 9	(wl + 7.5)*2*n + 6
Real Partial-Systolic Q-less QR Decomposition	wl + 7	(wl + 6)*n + 3
Complex Partial-Systolic Q-less QR Decomposition	wl + 9	(wl + 7.5)*2*n + 3

この表で、m は行列 A の行数を表しており、n は行列 A の列数です。wl は A の語長を表しています。

• A のデータ型が固定小数点の場合、wl は語長です。

• A のデータ型が double の場合、wl は 53 です。

• A のデータ型が single の場合、wl は 24 です。

ハードウェア リソースの使用

このブロックは、Simulink^® HDL ワークフロー アドバイザーを使用した HDL コード生成をサポートしています。例については、Simulink モデルからの HDL コード生成と FPGA 合成 (HDL Coder)およびImplement Digital Downconverter for FPGA (DSP HDL Toolbox)を参照してください。

R2023a において: 次の表は、リソース使用状況の結果の概要を示したものです。

この例のデータは、Xilinx^® Zynq^®-7 ZC706 評価ボード (スピード グレード -2) でブロックを合成して生成したものです。

合成に使用したパラメーターは次のとおりです。

• ブロック パラメーター:

  • m = 10

  • n = 10

  • p = 1

  • 行列 A の次元: 10 行 10 列

  • 行列 B の次元: 10 行 1 列

• 入力データ型: sfix18_En12

リソース	使用
LUT	35455
LUTRAM	1126
フリップ フロップ	22334

R2022b において: 次の各表に、配置配線後のリソース使用状況の結果とタイミングの概要をそれぞれ示します。

この例のデータは、Xilinx Zynq UltraScale™ + RFSoC ZCU111 評価ボードでブロックを合成して生成したものです。合成ツールは Vivado^® v.2020.2 (win64) です。

合成に使用したパラメーターは次のとおりです。

• ブロック パラメーター:

  • m = 16

  • n = 16

  • p = 1

  • 行列 A の次元: 16 行 16 列

  • 行列 B の次元: 16 行 1 列

• 入力データ型: sfix16_En14

• ターゲット周波数: 300 MHz

リソース	使用	使用可能	使用率 (%)
CLB LUT	105922	425280	24.91
CLB レジスタ	82211	850560	9.67
DSP	0	4272	0.00
ブロック RAM タイル	0	1080	0.00
URAM	0	80	0.00

	値
要件	3.3333 ns
データ パス遅延	3.276 ns
スラック	0.038 ns
クロック周波数	303.46 MHz

参照

[1] "AMBA AXI and ACE Protocol Specification Version E." https://developer.arm.com/documentation/ihi0022/e/AMBA-AXI3-and-AXI4-Protocol-Specification/Single-Interface-Requirements/Basic-read-and-write-transactions/Handshake-process

拡張機能

C/C++ コード生成

Simulink® Coder™ を使用して C および C++ コードを生成します。

勾配とバイアス表現は固定小数点データ型ではサポートされていません。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロック プロパティ

一般
ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。

制限

固定小数点データ型のみをサポートします。

バージョン履歴

R2020b で導入

R2023a: スマートな展開によるリソース利用の改善

ブロック線図の更新時に、部分的なシストリック パイプラインを構成するループが展開されます。この更新された内部アーキテクチャにより、シミュレーションおよびコード生成のデッド演算が削除されるため、必要なハードウェア リソースの数が大幅に少なくなります。このブロックは、以前のリリースのライブラリ バージョンのこれらのブロックに対して、クロックおよびビットトゥルーの忠実度でシミュレーションを行います。

リソース	R2022b	R2023a
LUT	58179	35455
LUTRAM	1330	1126
フリップ フロップ	37355	22334

この例のデータは、Xilinx Zynq-7 ZC706 評価ボード (スピード グレード -2) でブロックを合成して生成したものです。

合成に使用したパラメーターは次のとおりです。

• ブロック パラメーター:

  • m = 10

  • n = 10

  • p = 1

  • 行列 A の次元: 10 行 10 列

  • 行列 B の次元: 10 行 1 列

• 入力データ型: sfix18_En12

参考

ブロック

• Complex Partial-Systolic QR Decomposition | Real Partial-Systolic Q-less QR Decomposition | Real Burst QR Decomposition

関数

• fixed.qrAB

トピック

• Choose a Block for HDL-Optimized Fixed-Point Matrix Operations