Real Burst Q-less QR Decomposition

実数値の行列の Q-less QR 分解

ライブラリ:
Fixed-Point Designer HDL Support / Matrices and Linear Algebra / Matrix Factorizations

説明

Real Burst Q-less QR Decomposition ブロックは QR 分解を使用してサイズを抑えた QR 分解 A = QR の上三角因子 R を計算します。ここで A は実数値の行列であり、Q は計算されません。A'Ax = B の解は x = R\R'\b です。

正則化パラメーターが非ゼロの場合、Real Burst Q-less QR Decomposition ブロックは $[\begin{matrix} λ I_{n} \\ A \end{matrix}]$ のサイズを抑えた QR 分解の上三角因子 R を計算します。ここで λ は正則化パラメーターです。

例

ハードウェア効率に優れた Real Burst Q-less QR Decomposition の実装

Real Burst Q-less QR Decomposition ブロックの使用方法。

スクリプトを開く

Determine Fixed-Point Types for Q-less QR Decomposition

Use fixed.qlessqrFixedpointTypes to determine fixed-point types for computation of Q-less QR decomposition.

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端子

入力

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A(i,:) — 実数行列 A の行
ベクトル

実数行列 A の行。ベクトルとして指定します。A は m 行 n 列の行列で、m ≥ 2 および n ≥ 2 です。A が固定小数点データ型の場合、A は符号付きで、2 進小数点スケーリングを使用しなければなりません。傾きとバイアス表現は固定小数点データ型ではサポートされていません。

データ型: single | double | fixed point

validIn — 入力が有効であるかどうか
`Boolean` スカラー

入力が有効であるかどうか。boolean スカラーとして指定します。この制御信号は A(i,:) 入力端子からのデータが有効であるかどうかを示します。この値が 1 (true) で ready の値が 1 (true) の場合、ブロックは A(i,:) 入力端子の値を取得します。この値が 0 (false) の場合、ブロックは入力サンプルを無視します。

true の validIn 信号を送信してから、ready が false に設定されるまでに、多少の遅延が生じることがあります。すべてのデータが確実に処理されるように、別の true の validIn 信号を送信するときは、ready が false に設定されるまで待たなければなりません。

データ型: Boolean

restart — 内部状態をクリアするかどうか
`Boolean` スカラー

内部状態をクリアするかどうか。boolean スカラーとして指定します。この値が 1 (true) の場合、ブロックは現在の計算を停止し、すべての内部状態をオフにします。この値が 0 (false) で validIn の値が 1 (true) の場合、ブロックは新しいサブフレームを開始します。

データ型: Boolean

出力

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R(i,:) — 上三角行列 R の行
スカラー | ベクトル

サイズを抑えた QR 分解行列 R の行。スカラーまたはベクトルとして返されます。R は上三角行列です。行列 R のサイズは min(m,n) 行 n 列です。R(i,:) の出力のデータ型は A(i,:) の入力と同じです。

データ型: single | double | fixed point

validOut — 出力データが有効であるかどうか
`Boolean` スカラー

出力データが有効であるかどうか。boolean スカラーとして指定します。この制御信号は出力端子 R(i,:) のデータが有効であるかどうかを示します。この値が 1 (true) の場合、ブロックは行列 R を正常に計算しています。この値が 0 (false) の場合、出力データは有効ではありません。

データ型: Boolean

ready — ブロックの準備が整っているかどうか
`Boolean` スカラー

ブロックの準備が整っているかどうか。boolean スカラーとして返されます。この制御信号は新しい入力データに対するブロックの準備が整っているかどうかを示します。この値が 1 (true) で validIn が 1 (true) の場合、ブロックは入力データを次のタイムステップで受け入れます。この値が 0 (false) の場合、ブロックは入力データを次のタイムステップで無視します。

データ型: Boolean

パラメーター

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行列 A の行数 — 行列 A の行数
`4` (既定値) | 正の整数値のスカラー

入力行列 A の行数。正の整数値のスカラーとして指定します。

プログラムでの使用

ブロックパラメーター: m

型: 文字ベクトル

値: 正の整数値のスカラー

既定の設定: 4

行列 A の列数 — 行列 A の列数
`4` (既定値) | 正の整数値のスカラー

入力行列 A の列数。正の整数値スカラーとして指定します。

プログラムでの使用

ブロックパラメーター: n

型: 文字ベクトル

値: 正の整数値のスカラー

既定の設定: 4

正則化パラメーター — 正則化パラメーター
0 (既定値) | 非負の実数スカラー

正則化パラメーター。非負のスカラーとして指定します。正則化パラメーターを小さい正の値にすると、問題の調整を向上させ、推定値の分散を小さくすることができます。バイアスがありますが、推定値の分散が小さいと、多くの場合、最小二乗推定値と比べて平均二乗誤差が小さくなります。

プログラムでの使用

ブロックパラメーター: regularizationParameter

型: 文字ベクトル

値: 非負の実数スカラー

既定の設定: 0

ヒント

実数値の入力行列 A の Real Burst Q-less QR Decomposition ブロックを含むテンプレートモデルを生成するには、fixed.getQlessQRDecompositionModel(A) を使用します。

アルゴリズム

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実装方法の選択

シストリック実装はスペースの制約よりも計算速度を優先します。一方、バーストによる実装は演算速度を犠牲にしてスペースの制約を優先します。次の表は、行列の分解と連立線形方程式の求解に使用できる実装間のトレードオフを示しています。

実装	スループット	レイテンシ	領域
シストリック	C	O(n)	O(mn²)
部分的なシストリック	C	O(m)	O(n²)
忘却係数を使用する部分的なシストリック	C	O(n)	O(n²)
バースト	O(n)	O(mn)	O(n)

ここで、C はデータの語長に比例する定数、m は行列 A の行数、n は行列 A の列数です。

用途に適したブロックの選択に関する追加の考慮事項については、Choose a Block for HDL-Optimized Fixed-Point Matrix Operationsを参照してください。

AMBA AXI ハンドシェイクプロセス

このブロックでは AMBA AXI ハンドシェイクプロトコル [1] を使用しています。データと制御情報の転送に valid/ready ハンドシェイクプロセスが使用されます。この双方向の制御メカニズムにより、マネージャーと配下の間で情報をやり取りするレートをマネージャーと配下の双方で制御できます。valid 信号はデータが使用可能であることを示します。ready 信号はブロックでデータを受け入れ可能であることを示します。valid 信号と ready 信号の両方が High の場合にのみデータの転送が行われます。

ブロックのタイミング

"Burst Q-less QR Decomposition" のブロックは、行列 A を行単位で受け入れて処理します。m 個の行を受け入れた後、ブロックは行列 R を行単位で連続的に出力します。行列は最後の行から最初の行まで出力されます。

たとえば、入力行列 A が 3 行 3 列であるとします。また、validIn のアサートが ready よりも前、つまり上流のデータソースが QR 分解よりも速いと仮定します。

Timing diagram for the Burst Q-less QR Decomposition blocks.

この図で次のとおりです。

A1r1 は 1 つ目の行列 A の 1 行目、R1r3 は 1 つ目の行列 R の 3 行目などのようになります。
validIn から ready まで — 行が正常に入力されてから、ブロックで次の行の受け入れ準備ができるまで。
最後の行の validIn から validOut まで — 最後の行が入力されてから、ブロックで解の出力が開始されるまで。
validOut から ready まで — ブロックで解の出力が開始されてから、ブロックで次の行列入力の受け入れ準備ができるまで。

次の表に、"Burst Q-less QR Decomposition" ブロックのタイミングの詳細を示します。

ブロック	`validIn` から `ready` まで (サイクル)	最後の行の `validIn` から `validOut` まで (サイクル)	`validOut` から `ready` まで (サイクル)
Real Burst Q-less QR Decomposition	(wl + 5)*min(m,n) + 2	(wl + 5)*min(m,n) + 2	min(m,n) + 1
Complex Burst Q-less QR Decomposition	(wl2 + 11)min(m,n) + 2	(wl2 + 11)min(m,n) + 2	min(m,n) + 1

この表で、m は行列 A の行数を表しており、n は行列 A の列数です。wl は入力データの語長を表しています。

A のデータ型が double の場合、wl は 53 です。
A のデータ型が single の場合、wl は 24 です。
A のデータ型が固定小数点の場合、wl は語長です。

ハードウェアリソースの使用

このブロックは、Simulink^® HDL ワークフローアドバイザーを使用した HDL コード生成をサポートしています。例については、Simulink モデルからの HDL コード生成と FPGA 合成 (HDL Coder)およびImplement Digital Downconverter for FPGA (DSP HDL Toolbox)を参照してください。

この例のデータは、Xilinx^® Zynq^® UltraScale™ + RFSoC ZCU111 評価ボードでブロックを合成して生成したものです。合成ツールは Vivado^® v.2020.2 (win64) です。

合成に使用したパラメーターは次のとおりです。

ブロックパラメーター:
- m = 16
- n = 16
- 行列 A の次元: 16 行 16 列
入力データ型: sfix16_En14
ターゲット周波数: 300 MHz

次の各表に、配置配線後のリソース使用状況の結果とタイミングの概要をそれぞれ示します。

リソース	使用	使用可能	使用率 (%)
CLB LUT	8006	425280	1.88
CLB レジスタ	8286	850560	0.97
DSP	0	4272	0.00
ブロック RAM タイル	0	1080	0.00
URAM	0	80	0.00

	値
要件	3.3333 ns
データパス遅延	2.89 ns
スラック	0.338 ns
クロック周波数	333.85 MHz

参照

[1] "AMBA AXI and ACE Protocol Specification Version E." https://developer.arm.com/documentation/ihi0022/e/AMBA-AXI3-and-AXI4-Protocol-Specification/Single-Interface-Requirements/Basic-read-and-write-transactions/Handshake-process

拡張機能

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C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

傾きとバイアス表現は固定小数点データ型ではサポートされていません。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーションオプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロックプロパティ

一般
ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は `0` です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、OutputPipeline (HDL Coder)を参照してください。

制限

固定小数点データ型のみをサポートします。

バージョン履歴

R2020a で導入

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R2022a: Tikhonov 正則化パラメーターのサポート

Real Burst Q-less QR Decomposition ブロックで Tikhonov 正則化パラメーターがサポートされるようになりました。

参考

Real Burst Q-less QR Decomposition

説明

例

ハードウェア効率に優れた Real Burst Q-less QR Decomposition の実装

Determine Fixed-Point Types for Q-less QR Decomposition

端子

入力

A(i,:) — 実数行列 A の行 ベクトル

validIn — 入力が有効であるかどうか Boolean スカラー

restart — 内部状態をクリアするかどうか Boolean スカラー

出力

R(i,:) — 上三角行列 R の行 スカラー | ベクトル

validOut — 出力データが有効であるかどうか Boolean スカラー

ready — ブロックの準備が整っているかどうか Boolean スカラー

パラメーター

行列 A の行数 — 行列 A の行数 4 (既定値) | 正の整数値のスカラー

プログラムでの使用

行列 A の列数 — 行列 A の列数 4 (既定値) | 正の整数値のスカラー

プログラムでの使用

正則化パラメーター — 正則化パラメーター 0 (既定値) | 非負の実数スカラー

プログラムでの使用

ヒント

アルゴリズム

実装方法の選択

AMBA AXI ハンドシェイク プロセス

ブロックのタイミング

ハードウェア リソースの使用

参照

拡張機能

C/C++ コード生成 Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成 HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

バージョン履歴

R2022a: Tikhonov 正則化パラメーターのサポート

参考

ブロック

関数

トピック

A(i,:) — 実数行列 A の行
ベクトル

validIn — 入力が有効であるかどうか
`Boolean` スカラー

restart — 内部状態をクリアするかどうか
`Boolean` スカラー

R(i,:) — 上三角行列 R の行
スカラー | ベクトル

validOut — 出力データが有効であるかどうか
`Boolean` スカラー

ready — ブロックの準備が整っているかどうか
`Boolean` スカラー

行列 A の行数 — 行列 A の行数
`4` (既定値) | 正の整数値のスカラー

行列 A の列数 — 行列 A の列数
`4` (既定値) | 正の整数値のスカラー

正則化パラメーター — 正則化パラメーター
0 (既定値) | 非負の実数スカラー

AMBA AXI ハンドシェイクプロセス

ハードウェアリソースの使用

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。