Sample and Hold

入力信号のサンプルとホールド

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ライブラリ:
DSP System Toolbox / Signal Operations
DSP System Toolbox HDL Support / Signal Operations

説明

Sample and Hold ブロックは、トリガー端子 ( でマーク) でトリガー イベントを受信するたびに、信号端子で入力を取得します。その後、ブロックは次のトリガー イベントが発生するまで、取得した入力値で出力を保持します。

例

信号のサンプリングとホールド

さまざまなトリガー イベントの Sample and Hold ブロックの出力への影響を示します。

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端子

入力

In — 信号端子

スカラー | ベクトル | 行列

信号端子は、スカラー、ベクトルまたは行列形式のデータを受け入れることができます。

依存関係

[Latch (buffer) input] パラメーターを選択した場合、この端子の名前は [In<Lo>] になります。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point

Trigger — トリガー端子

スカラー

トリガー入力は、信号端子での入力フレーム レートと等しいサンプル レートをもつ、サンプルベースのスカラーでなければなりません。[トリガー タイプ] パラメーターを使用してトリガー イベントを指定します。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point

出力

Port_1 — 値のサンプリングとホールド

スカラー | ベクトル | 行列

サンプリングとホールドの出力。スカラー、ベクトルまたは行列として返されます。このブロックは、トリガー端子でトリガー イベントを受信するたびに、信号端子で入力を取得します。その後、このブロックは、次のトリガー イベントが発生するまで、取得したデータを保持します。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point

パラメーター

トリガー タイプ — トリガーのタイプ

立ち上がりエッジ (既定値) | 立ち下がりエッジ | 両エッジ

入力信号を取得するためにブロックをトリガーするイベントのタイプです。

• 立ち上がりエッジ –– 負の値またはゼロから正の値に立ち上がるトリガー入力。

• 立ち下がりエッジ –– 正の値またはゼロから負の値に立ち下がるトリガー入力。

• 両エッジ –– 負の値またはゼロから正の値に立ち上がるトリガー入力、あるいは正の値またはゼロから負の値に立ち下がるトリガー入力。

初期条件 — 最初のトリガー イベントに先行するブロックの出力

0 (既定値) | スカラー | ベクトル | 行列

[初期条件] パラメーターを使用して、最初のトリガー イベントより前のブロックの出力を指定します。取得した入力が M 行 N 列の行列である場合、[初期条件] は M 行 N 列の行列、または行列の全要素に対して繰り返されるスカラーにすることができます。入力が方向性をもたない長さ M のベクトルである場合、[初期条件] は長さ M の行または列ベクトル、あるいはベクトルの全要素に対して繰り返されるスカラーにすることができます。

(バッファー) 入力をラッチする — ラッチ バッファーの入力

off (既定値) | on

[Latch (buffer) input] チェック ボックスをオンにすると、ブロックは次のトリガー イベントが発生するまで前のタイム ステップからの入力値を出力します。このブロックをループで使用するには、このチェック ボックスをオンにします。

ブロックの特性

データ型	Boolean | double | fixed point | integer | single
直達	なし
多次元信号	なし
可変サイズの信号	なし
ゼロクロッシング検出	なし

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ は、HDL の実装および合成ロジックに影響を与える、追加の構成オプションを提供します。

Sample and Hold ブロックの HDL コードは、Triggered Subsystem として生成されます。同様の制限が両方のブロックに適用されます。HDL コード生成のための Triggered Subsystem の使用 (HDL Coder)を参照してください。

HDL のブロック プロパティ

HDL のブロック プロパティの説明については、HDL ブロック プロパティ: 一般 (HDL Coder)を参照してください。

ベスト プラクティス

HDL コード生成をターゲットにしたモデルで Sample and Hold ブロックを使用する場合、以下を考慮してください。

• 合成結果を Simulink^® 結果と一致させるために、FPGA 上で (同期クロックをもつ) 登録済みのロジックを使用してトリガー端子を駆動します。

• 単位遅延を出力信号に追加することをお勧めします。このようにすると、余計なバイパス レジスタが HDL コードに挿入されなくなります。

• Sample and Hold ブロックなどの Triggered サブシステムを使用すると、合成結果に次のような影響を与える可能性があります。

  • システム クロックの速度がわずかに低下する場合があります。

  • 生成されるコードで使用するリソースが増えます。これは、Triggered サブシステムのインスタンス数に対応します。

制限

Sample and Hold ブロックは、以下の条件を満たさなければなりません。

• DUT (つまり、コードの生成対象である最上位レベルのサブシステム) を Sample and Hold ブロックにしないでください。

• トリガー信号はスカラーでなければなりません。

• トリガー信号のデータ型は、boolean または ufix1 でなければなりません。

• Sample and Hold ブロックの出力は、初期値が 0 でなければなりません。

• Sample and Hold ブロックの入力、出力およびトリガー信号は、同じレートで動作しなければなりません。入力またはトリガー信号が Signal Editor ブロックの出力である場合にレートを一致させる方法については、Signal Editor ブロックの使用 (HDL Coder)を参照してください。

バージョン履歴

R2006a より前に導入

参考

ブロック

• Downsample | N-Sample Switch