ASIC Testbench for HDL Verifier

ASIC Testbench for HDL Verifier は、HDL Verifier で MATLAB または Simulink から Universal Verification Methodology (UVM) または SystemVerilog 環境にテストコンポーネントと検証モデルを生成できるようにするアドオンです。これらのモデルは、SystemVerilog Direct Programming Interface (DPI) を介して、Siemens® Questa™、Cadence® Xcelium™、Synopsys® VCS®、AMD® Vivado® などの HDL シミュレーターでネイティブに動作します。

  • MATLAB および Simulink から DPI コンポーネントを生成します。
  • MATLAB および Simulink から UVM コンポーネントまたは環境を作成します。
  • Simulink から SystemC™ TLM 互換のトランザクション レベル モデルをエクスポートします。
ASIC テストベンチの概要
ASIC Testbench とは
SystemVerilog のテストベンチ生成を示した図。

SystemVerilog DPI の生成

Synopsys VCS、Cadence Xcelium、Siemens ModelSim™ または Questa、AMD Vivado シミュレーターなどの機能検証環境で使用するために、MATLAB 関数または Simulink サブシステムから SystemVerilog DPI コンポーネントを生成します。

Universal Verification Methodology のテストベンチ生成を示した図。

UVM 環境の生成

Simulink から Questa、Xcelium、および VCS シミュレーターに UVM 検証コンポーネントまたは完全な検証環境をエクスポートします。UVM シーケンス、スコアボード、および予測子を生成してから、量産用テストベンチに組み込みます。

Simulink モデルからの TLM コンポーネント、TLM コンポーネントのテストベンチ、テストベクトルの生成を示す図。

SystemC TLM 2.0 互換のトランザクション レベル モデルの生成

バーチャル プラットフォームのシミュレーションに使用する、TLM 2.0 インターフェイスを備えた SystemC バーチャル プロトタイプ モデルを構築します。TLM ジェネレーターを使用して、Simulink と生成済み TLM コンポーネント間のマッピング情報を含む IP-XACT ファイルを生成します。

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