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設計エラー検出とは

設計エラー検出とは、次のタイプのエラーを検出する Simulink® Design Verifier™ の解析モードです。

  • デッド ロジック

  • 整数または固定小数点データのオーバーフロー

  • ゼロ除算

  • 指定された最小値と最大値の範囲外の中間信号値

  • 配列の範囲外へのアクセス

  • データ ストアのアクセス違反

  • 指定したブロック入力範囲違反

モデルのシミュレーションを実行する前に、設計エラー検出モードでモデルを解析し、これらのエラーを検出および診断します。設計エラー検出解析により、エラーの原因となる条件を特定して、潜在的な設計の不具合を見つけることができます。設計エラー検出解析では、モデル内のブロックの出力端子および Stateflow® ローカル テータで発生し得る信号値の範囲も計算されます。

解析後は次が可能です。

  • 個々のブロックをクリックして、そのブロックの解析結果を表示する。

  • エラーを示すテスト ケースを含むハーネス モデルを作成する。

  • モデル全体についての詳細な結果を含む解析レポートを作成する。

参考

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