Counter Free-Running

カウント アップしていき、指定ビット数の最大値に到達した後に、オーバーフローしてゼロに戻る

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ライブラリ:
Simulink / Sources
HDL Coder / Sources

説明

Counter Free-Running ブロックは、最大値 2^Nbits – 1 に達するまでカウント アップします。ここで、Nbits はビット数です。次に、カウンターはオーバーフローしてゼロに戻り、カウント アップを再開します。

オーバーフロー後、カウンターは必ずゼロに初期化されます。ただし、グローバル double オーバーライドが選択された場合、 Counter Free-Running ブロックはゼロに戻りません。

メモ

このブロックはシミュレーション中のオーバーフロー時のラップに関する警告を報告しません。これらの警告を報告する場合は、Simulink.restoreDiagnostic のリファレンス ページを参照してください。ブロックはオーバーフロー時のラップが原因で発生するエラーを報告します。

例

正の整数を使用したビット指定

この例では、Counter Free-Running ブロックで [ビット数] を正の整数として指定する方法を示します。

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符号なし整数式を使用したビット指定

この例では、Counter Free-Running ブロックの [ビット数] を符号なし整数式として指定する方法を示します。

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端子

出力

Port_1 — カウント値

スカラー

カウント値。8 ビット、16 ビットまたは 32 ビットの符号なし整数として指定します。

データ型: uint8 | uint16 | uint32

パラメーター

ビット数 — ビット数

16 (既定値) | スカラー

ビット数を有限の実数値として指定します。指定に関する詳細は次の通りです。

• たとえば 8 などの正の整数。ブロックは 28 – 1、つまり 255 までカウントします。

• たとえば uint8(8) などの符号なし整数式。ブロックは uint8(2uint8(8) – 1)、つまり 254 までカウントします。

プログラムでの使用

ブロック パラメーター: NumBits

型: 文字ベクトル

値: スカラー

既定の設定: '16'

サンプル時間 — サンプルの間隔

-1 (既定値) | スカラー | ベクトル

サンプル間の時間間隔をスカラー (sampling period) または 2 要素ベクトル ([sampling period, initial offset]) として指定します。サンプル時間を継承するには、このパラメーターを -1 に設定します。詳細については、サンプル時間の指定を参照してください。

プログラムでの使用

ブロック パラメーター: tsamp

型: 文字ベクトル

値: スカラー | ベクトル

既定の設定: '-1'

ブロックの特性

データ型	fixed point | integer
直達	いいえ
多次元信号	いいえ
可変サイズの信号	いいえ
ゼロクロッシング検出	いいえ

拡張機能

C/C++ コード生成

Simulink® Coder™ を使用して C および C++ コードを生成します。

量産コードには推奨されません。組み込みシステムでよく見られる速度とメモリに関するリソースの制限と制約に関連します。生成されたコードにはメモリの動的な割り当てと解放、再帰、メモリ オーバーヘッドの増加、および広範囲で変化する実行時間が含まれることがあります。リソースが十分な環境ではコードが機能的に有効で全般的に許容できても、小規模な組み込みターゲットではそのコードをサポートできないことはよくあります。通常、ブロックは量産コードに適する方向に展開します。このため、量産コードに適したブロックはそのままにしておきます。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロック プロパティ

ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。

PLC コード生成
Simulink® PLC Coder™ を使用して構造化テキスト コードを生成します。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

バージョン履歴

R2006a より前に導入

参考

Counter Limited | MATLAB Function