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release

JTAGまたはイーサネットケーブルリソースを解放する

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構文

release(mem)

説明

release(mem) は、使用するインターフェイスに応じて、JTAG ケーブルまたはイーサネットケーブルリソースを解放します。

JTAG インターフェイスを使用すると、関数は JTAG ケーブルリソースを解放し、FPGA の再プログラムに使用できるようにケーブルを解放します。初期化後、AXI マネージャーオブジェクト mem が JTAG ケーブルリソースを保持し、他のプログラムは JTAG ケーブルにアクセスできなくなります。アクティブな AXI マネージャーオブジェクトがある場合、JTAG 経由の FPGA プログラミングは失敗します。FPGA を再プログラムする前に、release 関数を呼び出します。
イーサネットインターフェイスを使用する場合、関数はイーサネット通信チャネルを閉じ、関連するリソースをクリアします。AXI マネージャーオブジェクト mem の作成中に、オブジェクトは通信ストリームを初期化して、ホストコンピューターとターゲットプロセッサ間のデータ交換を可能にします。ボードにアクセスする必要がなくなった場合は、release 関数を呼び出します。

例

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MATLAB から Intel FPGA ボード上のメモリにアクセスする

この例では次を使用します。

HDL Verifier Support Package for Intel FPGA Boards HDL Verifier Support Package for Intel FPGA Boards

スクリプトを開く

この例では、MATLAB® から Intel® FPGA ボード上のメモリ位置を読み書きする方法を示します。

この例を使用する前に、MATLAB ホストマシンに接続された FPGA ボード上でデザインが実行されている必要があります。FPGA 設計には、FPGA ベンダー向けにカスタマイズされた AXI マネージャー IP が含まれている必要があります。サポートパッケージのインストールにはこの IP が含まれます。プロジェクトに IP を含めるには、AXI マネージャーを使用して FPGA 外部メモリにアクセスするの例を参照してください。

AXI マネージャーオブジェクトを作成します。オブジェクトは MATLAB を FPGA ボードに接続し、IP が存在することを確認します。

mem = aximanager('Intel')

mem =

   aximanager with properties:

            Vendor: 'Intel'
     JTAGCableName: 'auto'

10 個のアドレスを書き込み、1 つの場所からデータを読み取ります。デフォルトでは、これらの関数はデータの各ワードのアドレスを自動的に増分します。

writememory(mem,140,[10:19]);
rd_d = readmemory(mem,140,1)

rd_d =

   uint32

10 か所からデータを読み取ります。

rd_d = readmemory(mem,140,10)

rd_d =

   1x10 uint32 row vector

    10   11   12   13   14   15   16   17   18   19

AXI マネージャーが同じアドレスからすべてのデータを読み取るように指定して (自動増分を無効にして)、同じアドレスからデータを 10 回読み取ります。

rd_d = readmemory(mem,140,10,'BurstType','Fixed')

rd_d =

   1x10 uint32 row vector

    10   10   10   10   10   10   10   10   10   10

同じアドレスにデータを10回書き込みます。この場合、アドレス 140 に格納される最終値は 29 です。

writememory(mem,140,[20:29],'BurstType','Fixed');
rd_d = readmemory(mem,140,10)

rd_d =

   1x10 uint32 row vector

    29   11   12   13   14   15   16   17   18   19

アドレスを 16 進数値として指定します。読み取ったデータを uint32 以外のデータ型にキャストする関数を指定します。

writememory(mem,0x1c,[0:4:64]);
rd_d = readmemory(mem,0x1c,16,'OutputDataType',numerictype(0,6,4))

rd_d =

   Columns 1 through 10
          0    0.2500    0.5000    0.7500    1.0000    1.2500 ...
                         1.5000    1.7500    2.0000    2.2500
   Columns 11 through 16
     2.5000    2.7500    3.0000    3.2500    3.5000    3.7500

           DataTypeMode: Fixed-point: binary point scaling
             Signedness: Unsigned
             WordLength: 6
         FractionLength: 4

ボードにアクセスする必要がなくなったら、JTAG 接続を解放します。

release(mem);

MATLAB からの Xilinx FPGA ボード上のメモリへのアクセス

この例では次を使用します。

HDL Verifier Support Package for AMD FPGA and SoC Devices HDL Verifier Support Package for AMD FPGA and SoC Devices

スクリプトを開く

この例では、MATLAB® から Xilinx® FPGA ボード上のメモリ位置を読み書きする方法を示します。

この例を使用する前に、MATLAB ホストマシンに接続された FPGA ボード上でデザインが実行されている必要があります。FPGA 設計には、FPGA ベンダー向けにカスタマイズされた AXI マネージャー IP が含まれている必要があります。サポートパッケージのインストールにはこの IP が含まれます。プロジェクトに IP を含めるには、JTAG ベースの AXI Manager を使用した FPGA メモリへのアクセスの例を参照してください。

AXI マネージャーオブジェクトを作成します。オブジェクトは MATLAB を FPGA ボードに接続し、IP が存在することを確認します。

mem = aximanager('Xilinx')

mem =

   aximanager with properties:

            Vendor: 'Xilinx'
     JTAGCableName: 'auto'

writememory(mem,140,[10:19]);
rd_d = readmemory(mem,140,1)

rd_d =

   uint32

10 か所からデータを読み取ります。

rd_d = readmemory(mem,140,10)

rd_d =

   1x10 uint32 row vector

    10   11   12   13   14   15   16   17   18   19

rd_d = readmemory(mem,140,10,'BurstType','Fixed')

rd_d =

   1x10 uint32 row vector

    10   10   10   10   10   10   10   10   10   10

同じアドレスにデータを10回書き込みます。この場合、アドレス 140 に格納される最終値は 29 です。

writememory(mem,140,[20:29],'BurstType','Fixed');
rd_d = readmemory(mem,140,10)

rd_d =

   1x10 uint32 row vector

    29   11   12   13   14   15   16   17   18   19

アドレスを 16 進数値として指定します。読み取ったデータを uint32 以外のデータ型にキャストする関数を指定します。

writememory(mem,0x1c,[0:4:64]);
rd_d = readmemory(mem,0x1c,16,'OutputDataType',numerictype(0,6,4))

rd_d =

   Columns 1 through 10
          0    0.2500    0.5000    0.7500    1.0000    1.2500 ...
                         1.5000    1.7500    2.0000    2.2500
   Columns 11 through 16
     2.5000    2.7500    3.0000    3.2500    3.5000    3.7500

           DataTypeMode: Fixed-point: binary point scaling
             Signedness: Unsigned
             WordLength: 6
         FractionLength: 4

ボードにアクセスする必要がなくなったら、JTAG 接続を解放します。

release(mem);

入力引数

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`mem` — JTAGベースのAXIマネージャIPまたはイーサネットベースのAXIマネージャIPへの接続
`aximanager` オブジェクト

aximanager オブジェクトとして指定された JTAG ベースの AXI マネージャー IP またはイーサネットベースの AXI マネージャー IP への接続。

バージョン履歴

R2017a で導入

参考

readmemory | writememory