クロックイネーブル信号生成

テストベンチでクロックイネーブル入力信号を生成するかどうかを指定する

モデルコンフィギュレーションペイン: テストベンチ

説明

テストベンチでクロックイネーブル入力信号を生成するかどうかを指定します。

このプロパティにより [クロックイネーブル信号の遅延時間 (クロックサイクル単位)] オプションが有効になります。

このオプションはモデル全体を選択した場合は無効になります。[HDL を生成] 設定で DUT を選択してください。

On (既定の設定) | Off

On: テストベンチは、クロックイネーブルの入力値の設定によって、クロックイネーブル入力信号をアクティブ High (1) またはアクティブ Low (0) で生成します。
Off: ユーザー定義の外部ソースがクロックイネーブルの入力信号を生成します。

このプロパティを設定するには、hdlset_param または makehdltb を使用します。プロパティの値を表示するには、hdlget_param を使用します。

たとえば、次のいずれかの方法を使用して sfir_fixed モデル内の symmetric_fir サブシステムについて、このパラメーターを指定できます。

プロパティを引数として関数 makehdltb に渡す。

makehdltb('sfir_fixed/symmetric_fir', ... 
            'ForceClockEnable', 'off')

hdlset_param を使用すると、モデルにパラメーターを設定してから、makehdltb を使用して HDL コードを生成できる。
```
hdlset_param('sfir_fixed', 'ForceClockEnable', 'off')
makehdltb('sfir_fixed/symmetric_fir')
```

推奨なし。

パラメーター: ForceClockEnable

型: 文字ベクトル

値: 'on' | 'off'

既定の設定: 'on'

R2012a で導入