DC Blocker

DC 成分のブロック

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ライブラリ:
DSP System Toolbox / Signal Operations
Communications Toolbox / Comm Filters
Communications Toolbox / RF Impairments Correction
DSP System Toolbox HDL Support / Signal Operations

説明

DC Blocker ブロックは、入力信号の DC 成分を削除します。

このブロックは、C/C++ コード生成と SIMD コード生成をサポートします。詳細については、コード生成を参照してください。

例

Use DC Blocker to Remove DC Component of Signal

Remove DC component of signal using IIR and Subtract mean estimation algorithms.

• モデルを開く

DC Blocker with Fixed Point Data

Use DC Blocker block to remove DC offset from fixed-point data.

• ライブ スクリプトを開く

端子

入力

Input — 入力信号

スカラー | ベクトル | 行列

DC 成分を含む入力信号をスカラー、ベクトル、または行列として指定します。

入力が固定小数点の場合、傾きが 2 のべき乗でバイアスが 0 の符号付き整数または符号付き固定小数点値でなければなりません。

データ型: single | double | int8 | int16 | int32 | fixed point
複素数のサポート: あり

出力

Output — DC 成分を含まない出力信号

スカラー | ベクトル | 行列

DC 成分が削除された出力信号。出力が固定小数点の場合、符号付きのみになります。

出力信号のサイズ、データ型、および実数/複素数は入力信号と同じになります。

データ型: single | double | int8 | int16 | int32 | fixed point
複素数のサポート: あり

パラメーター

DC オフセットを推定するアルゴリズム — DC オフセットを推定するアルゴリズム

IIR (既定値) | FIR | CIC | 平均の減算

DC オフセットの推定に使用するアルゴリズムを指定します。以下から選択します。

• [IIR] は、狭いローパス楕円フィルターに基づく再帰推定を使用します。このアルゴリズムは通常、FIR よりもメモリ使用量が少なく、より効率的です。

• [FIR] は、非再帰的な移動平均推定値を使用します。このアルゴリズムは通常、IIR よりも多くのメモリを使用し、効率が低くなります。

• [CIC] は、乗算器を使用しないローパス フィルターを使用します。アルゴリズムが [CIC] の場合、DC Blocker には固定小数点データを入力しなければなりません。

• [平均の減算] は、入力行列の列の平均を計算し、その平均を入力から減算します。この手法は入力間の状態を保持しません。たとえば、入力が [1 2 3 4; 3 4 5 6] の場合、[平均の減算] モードの DC Blocker ブロックは [-1 -1 -1 -1; 1 1 1 1] を出力します。

ローパス IIR または CIC フィルターの正規化帯域幅 — 正規化帯域幅

0.001 (既定値) | 範囲 (0 1) の実数スカラー

正規化されたフィルター帯域幅を、0 より大きく 1 より小さい実数スカラーとして指定します。

依存関係

DC Blocker は、推定アルゴリズムが [IIR] または [CIC] に設定されている場合にのみ、このパラメーターを使用します。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64

ローパス IIR 楕円フィルターの次数 — ローパス IIR 楕円フィルターの次数

6 (既定値) | 3 より大きい整数

ローパス IIR 楕円フィルターのフィルター次数を 3 より大きい整数として指定します。

依存関係

DC Blocker は、推定アルゴリズムが [IIR] に設定されている場合にのみ、このパラメーターを使用します。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64

FIR アルゴリズムでの過去の入力サンプル数 — FIR アルゴリズムでの過去の入力サンプル数

50 (既定値) | 正の整数

推定アルゴリズムが [FIR] に設定されている場合に、使用するサンプル数を正の整数で指定します。

依存関係

DC Blocker は、推定アルゴリズムが [FIR] に設定されている場合にのみ、このパラメーターを使用します。

データ型: single | double

フィルター応答の表示 — 周波数応答の可視化

ボタン

fvtool を開き、DC Blocker の振幅応答を表示します。応答はブロックのパラメーターに基づきます。これらのパラメーターを変更すると fvtool が更新されます。

fvtool の実行中に振幅応答を更新するには、ブロックのパラメーターを変更して [適用] をクリックします。

シミュレーション実行方法 — 実行するシミュレーションのタイプ

インタープリター型実行 (既定値) | コード生成

実行するシミュレーションのタイプを指定します。このパラメーターは以下のように設定できます。

• インタープリター型実行 –– MATLAB^® インタープリターを使用してモデルをシミュレートします。このオプションで起動時間が短くなります。

• コード生成 –– 生成された C コードを使用してモデルをシミュレートします。シミュレーションの初回実行時、Simulink^® は対象ブロックの C コードを生成します。この C コードは、モデルが変更されない限り以降のシミュレーションで再利用されます。このオプションでは起動に時間がかかりますが、その後のシミュレーションは速くなります。

ブロックの特性

データ型	double | fixed point | integer | single
直達	いいえ
多次元信号	いいえ
可変サイズの信号	はいa
ゼロクロッシング検出	いいえ
a DC オフセットの推定で CIC アルゴリズムを除外します。

アルゴリズム

DC ブロッカーは入力信号から DC 成分を差し引きます。IIR、FIR、CIC、または Subtract mean アルゴリズムを使用して DC 成分を推定できます。

IIR

入力信号を IIR ローパス楕円フィルター内を通過させます。

楕円 IIR フィルターは 0.1 dB の通過帯域リップルと 60 dB の阻止帯域の減衰量をもっています。正規化された帯域幅とフィルター次数を指定します。

FIR

入力信号を、過去の入力サンプルの有限数から非再帰の移動平均を使用する FIR フィルター内を通過させます。

FIR フィルター係数は ones(1,Length)/Length で指定されます。Length は FIR アルゴリズムの過去の入力サンプル数です。FIR フィルター構造は直接型 I 転置構成です。

CIC

入力信号を CIC フィルター内を通過させます。CIC フィルターは信号を増幅するので、フィルター ゲインが推定されて DC 推定から減算されます。

カスケード接続積分器櫛形 (CIC) フィルターは 2 組の積分器櫛形のペアから構成されています。これらのペアにより、フィルター応答の 1 番目のサイドローブのピークが、メイン ローブのピークに対して少なくとも 25 dB 必ず減衰するようになります。正規化された 3 dB 帯域幅を使用して遅延差を計算します。遅延を使用して CIC フィルターのゲインを決定します。フィルター ゲインの逆数は乗算器として使用されます。この乗算器は、CIC フィルターの出力に適用されます。これにより、DC 推定の集約ゲインが必ず 0 dB になります。

以下の式は、フィルターの集約振幅応答と乗算器を特徴付けています。

$$\left|H(e^{j\omega })\right|={\left|\frac{\sin (M\frac{\pi }{2}{B}_{norm})}{M\sin (\frac{\pi }{2}{B}_{norm})}\right|}^N$$

• B_norm は 0 < B_norm < 1 となる正規化された帯域幅。

• M はサンプル数で示される遅延差。

• N は 2 と等しいセクション数。

遅延差 M を |H(e^jω)| < 1/√2 となるように最小の整数に設定します。M が得られたら、CIC フィルターのゲインを M^N として計算します。したがって、フィルター ゲインを正確に補正するために、乗算器を (1/M)^N に設定します。

平均の減算

入力信号の各列の平均値を計算し、入力から平均を減算します。たとえば、入力が [1 2 3 4; 3 4 5 6] の場合、このモードに設定された DC ブロッカーは [-1 -1 -1 -1; 1 1 1 1] を出力します。

参照

[1] Nezami, M.K. “Performance Assessment of Baseband Algorithms for Direct Conversion Tactical Software Defined Receivers: I/Q Imbalance Correction, Image Rejection, DC Removal, and Channelization.” In MILCOM 2002. Proceedings, 369–76. Anaheim, CA, USA: IEEE, 2002.

拡張機能

C/C++ コード生成

Simulink® Coder™ を使用して C および C++ コードを生成します。

DC Blocker ブロックは、入力信号のデータ型が single または double の場合に、Intel AVX2 コード置換ライブラリを使用した SIMD コード生成をサポートします。

SIMD テクノロジーにより、生成コードのパフォーマンスが大幅に向上します。詳細については、SIMD コード生成を参照してください。このブロックから SIMD コードを生成するには、Use Intel AVX2 Code Replacement Library to Generate SIMD Code from Simulink Blocksを参照してください。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

メモ

HDL コード生成用に最適化された DC Blocker については、High Performance DC Blocker for FPGA (DSP HDL Toolbox)を参照してください。DSP HDL Toolbox™ ブロックは、ハードウェアと親和性の高い制御信号を使用する HDL 最適化アルゴリズムを提供し、Simulink で HDL アルゴリズムのレイテンシをシミュレートします。

HDL Coder™ は、HDL の実装および合成ロジックに影響を与える、追加の構成オプションを提供します。

HDL のアーキテクチャ

このブロックは 1 つの既定の HDL アーキテクチャをもっています。

HDL のブロック プロパティ

ConstrainedOutputPipeline	設計内で既存の遅延を移動することによって出力に配置するレジスタの数。分散型パイプラインは、これらのレジスタを再分散しません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成コードに挿入する入力パイプライン ステージの数。分散型パイプラインと制約付き出力パイプラインは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成コードに挿入する出力パイプライン ステージの数。分散型パイプラインと制約付き出力パイプラインは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。

複素数データのサポート

このブロックは、複素信号に対するコード生成をサポートします。

バージョン履歴

R2014a で導入

R2024a: [シミュレーション実行方法] パラメーターの既定値の変更

[シミュレーション実行方法] パラメーターの既定値は [インタープリター型実行] になりました。この変更により、ブロックは既定でシミュレーションに MATLAB インタープリターを使用します。

参考

オブジェクト

• dsp.DCBlocker | dsp.SOSFilter | dsp.FIRFilter