Mixed-Signal Blockset

Cadence Virtuoso ADE のシミュレーション結果を使用して Mixed-Signal Analyzer アプリで作成したトレンドチャート。

ミックスドシグナル データの解析

Mixed-Signal Analyzer アプリを使用して、ミックスドシグナル・データの対話的な可視化、解析、および傾向の特定を行います。Cadence Virtuoso ADE MATLAB Integration オプションを使用すると、データベースのシミュレーション結果を MATLAB にインポートすることができます。

MATLAB を使用したミックスドシグナル回路解析 (26:18)

ドキュメンテーション | 例

デジタル位相同期回路の概略図

位相同期回路の設計

位相同期回路 (PLL) をシステムレベルで設計およびシミュレーションします。一般的に利用されるアーキテクチャには、整数 N 型 PLL (シングルまたはデュアル モジュラス プリスケーラを使用)、またはフラクショナル N 型 PLL (アキュムレータまたはデルタシグマ モジュレータを使用) などがあります。設計の開ループおよび閉ループ応答を検証し、可視化します。

位相ノイズなどのデータシート仕様を使用した PLL の設計と検証 (7:58)

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アナログ入力信号とデジタル出力信号を可視化した SAR ADC。

ADC および DAC の設計

アナログデジタル データ コンバーター (ADC) とデジタルアナログ データ コンバーター (DAC) をシステムレベルで設計およびシミュレーションします。一般的に利用されるアーキテクチャは、フラッシュ ADC および逐次近似レジスタ (SAR) ADC と、バイナリ重み付け DAC およびセグメント化 DAC です。

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位相ノイズとジッター

ADC のアパーチャジッターをモデル化し、VCO や PLL 周波数領域の任意の位相ノイズプロファイルを特定します。アイ ダイアグラム ブロックで効果を可視化します。

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ADC テストベンチを使用してテストされる SAR ADC。

測定とテストベンチ

PLL のロック時間、位相ノイズプロファイル、動作周波数を測定します。VCO、PFD、電荷ポンプなど基本ブロックの性能を特性評価します。AC と DC の特性、ADC のアパーチャジッターを測定します。

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PLL 構成に使用される 8 つの基本ブロック。

動作モデル

基本ブロックを使用して、ミックスドシグナル システムを設計します。扱える構成要素は、電荷ポンプ、ループフィルター、位相周波数検知器 (PFD)、電圧制御発振器 (VCO)、クロック分周器、サンプリング クロック ソースなどです。Simscape Electrical™ を利用して、より低い抽象度レベルでアナログモデルをさらに調整することができます。

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製品リソース:

ドキュメンテーション ブロック ビデオおよび Web セミナー 要件 リリースノート 例 モデル
GN Hearing のユーザー事例

「以前は、チップ上でテストするまで、当社の設計がジッターをどれだけうまく処理できるかわかりませんでした。Simulink で離散時間モデルと連続時間モデルを使用してシステムレベルのシミュレーションを行うようになったことで、チップをテープアウトするときに、設計が機能するという確信を持てるようになりました。」

Henrik Holm Johansen, GN Hearing
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