Mixed-Signal Blockset

ミックスドシグナル データ解析

ミックスドシグナル データの解析、傾向の特定、可視化を行います。

Mixed-Signal Analyzer アプリ


Mixed-Signal Analyzer アプリを使用して、時間領域および周波数領域にあるミックスドシグナル・データの対話的な可視化、解析、および傾向の特定を行います。Cadence Virtuoso ADE MATLAB Integration オプションでは、回路レベルの過渡状態、AC、DC、シミュレーション結果のデータベースを MATLAB にインポートできます。

Mixed-Signal Analyzer アプリ
Mixed-Signal Blockset 関数
Cadence Virtuoso ADE MATLAB Integration オプション
Cadence Virtuoso ADE のシミュレーション結果を使用して Mixed-Signal Analyzer アプリで作成したトレンドチャート。

Mixed-Signal Analyzer アプリにインポートされた Cadence Virtuoso ADE データベース。

システムレベルの設計

一般的なアーキテクチャモデルを利用して、ミックスドシグナル システムを設計します。データシートの仕様の値を基に、モデルパラメーターを設定します。トップダウン手法に従い、ホワイトボックス モデルを開始点に用いて設計を行います。

PLL 設計

位相同期回路 (PLL) をシステムレベルで設計およびシミュレーションします。一般的に利用されるアーキテクチャには、整数 N 型 PLL (シングルまたはデュアル モジュラス プリスケーラを使用)、またはフラクショナル N 型 PLL (アキュムレータまたはデルタシグマ モジュレータを使用) などがあります。設計の開ループおよび閉ループ応答を検証し、可視化します。

アナログの位相同期回路 (PLL) システムの設計およびシミュレーション
PLL 出力時の位相ノイズ
デジタル位相同期回路
位相ノイズなどのデータシート仕様を使用した PLL の設計と検証.
Video length is 7:58.
位相ノイズなどのデータシート仕様を使用した PLL の設計と検証

ADC および DAC の設計

アナログデジタル データ コンバーター (ADC) とデジタルアナログ データ コンバーター (DAC) をシステムレベルで設計およびシミュレーションします。一般的に利用されるアーキテクチャは、フラッシュ ADC および逐次近似レジスタ (SAR) ADCと、バイナリ重み付け DAC およびセグメント化 DAC です。

アナログデジタル コンバーター (ADC) のシミュレーション
SAR ADC の設計および評価
セグメント化 DAC の設計および評価
オーバーサンプリング補間 DAC の例
アナログ入力信号とデジタル出力信号を可視化した SAR ADC。

タイムスコープを使用した SAR ADC。

ミックスドシグナル動作モデル

基本ブロックを使用してミックスドシグナル システムをカスタム設計し、典型的な障害も網羅します。

基本ブロックライブラリ

基本ブロックを使用して、ミックスドシグナル システムを設計します。扱える構成要素は、電荷ポンプ、ループフィルター、位相周波数検知器 (PFD)、電圧制御発振器 (VCO)、クロック分周器、サンプリング クロック ソースなどです。Simscape Electrical™ を利用して、より低い抽象度レベルでアナログモデルをさらに調整することができます。

Mixed-Signal Blockset の例を使用して始める
リファレンスリスト
電荷ポンプ、ループフィルター、PFD、VCO、プリスケーラブロックなど、PLL 構成に使用される 9 つのブロック。

PLL 基本ブロックライブラリ。

SPICE ネットリストのインポート

SPICE ネットリストをインポートし、Linear Circuit Wizard ブロックを使用した IC 設計から抽出した寄生素子で線形時不変回路を作成または修正することができます。

PLL の性能に影響を及ぼす回路設計の詳細
T 字型コイル回路の解析
ループフィルターの SPICE ネットリストとその伝達関数のプロット。

3 次パッシブ・ループ・フィルターの SPICE ネットリストとその結果として得られる伝達関数。

障害のモデル化

シミュレーション時に、タイミング効果、位相ノイズ、ジッター、リークなどの障害をモデル化します。

タイミングの不完全性

フィードバックループの立ち上がり/立ち下がり時間、有限スルーレート、可変時間遅延をモデル化します。タイミング効果をモデル化することで、安定性を評価し、ロック時間を推定するためのシミュレーションを実行できます。

アナログ信号とデジタル信号の混合

クロック信号のジッター効果。

位相ノイズとジッター

ADC のアパーチャジッターをモデル化し、VCO や PLL 周波数領域の任意の位相ノイズプロファイルを特定します。アイ ダイアグラム ブロックで効果を可視化します。

PLL 出力時の位相ノイズ
障害がある単純な ADC の解析
アイ ダイアグラム スコープ
100 MHz にピークがあるパワースペクトルのプロットと位相ノイズのプロットで、測定値と目標値の間に密接な相関関係があることを表します。

VCO のパワースペクトルと位相ノイズプロファイル。

テストと検証

アプリケーション固有のメトリクスで、PLL と ADC の性能を検証します。テストベンチをサードパーティの IC 設計ツールで再利用します。

テストベンチ

PLL のロック時間、位相ノイズプロファイル、動作周波数を測定し、VCO、PFD、電荷ポンプなど基本ブロックの性能を特性評価します。AC と DC の特性、ADC のアパーチャジッターを測定します。

アナログシステムおよびミックスドシグナル システムの性能メトリクス解析
SAR ADC の変換遅延、SINAD、SFDR、SNR、ENOB、およびノイズフロアを測定する ADC テストベンチの Simulink モデル。

DC および AC 性能を測定するための ADC テストベンチ。

IC シミュレーション環境との統合

コシミュレーションによって、または HDL Verifier™ を利用して SystemVerilog モジュールを生成することで、システムレベルのミックスドシグナル モデルを IC 設計環境で再利用します。システムのデジタル部分については、HDL Coder™ を使用して論理合成可能な HDL コードを生成することができます。

Cadence Spectre を活用した SPICE モデルのコシミュレーション (3:27)
MATLAB を使用したミックスドシグナル設計 (39:35)
アナログ ミックスドシグナル検証のための SystemVerilog DPI の生成.
Video length is 3:50.
アナログ ミックスドシグナル検証のための SystemVerilog DPI の生成

製品リソース:

ドキュメンテーション ブロック 動作環境 リリース ノート ビデオ・Webセミナー 例