Mixed-Signal Blockset には、コンポーネントと劣化要因のモデル、解析ツール、ミックスドシグナル集積回路 (IC) の設計と検証用テストベンチが用意されています。
PLL、データコンバーター、その他のシステムをさまざまなレベルの抽象度でモデル化することができます。これらのモデルは、複雑な DSP アルゴリズムや制御ロジックとともに、ミックスドシグナル コンポーネントのシミュレーションに使用することができます。モデルをカスタマイズして、ノイズ、非線形性、ジッター、量子化の影響などの劣化要因を含めることができます。トランジスタレベルで IC をシミュレーションすることなく、可変ステップの Simulink ソルバーを使用した高速システムレベル シミュレーションによって、実装のデバッグや設計上の欠陥を特定することができます。
Mixed-Signal Analyzer アプリを使用すると、ミックスドシグナル データの解析、傾向の特定、可視化を行うことができます。Cadence® Virtuoso ADE MATLAB Integration オプションを使用すると、回路レベルのシミュレーション結果のデータベースを MATLAB にインポートすることができます。また、SPICE ネットリストをインポートし、IC 設計から抽出した寄生素子を使用して、線形時不変回路を作成または修正することもできます。このブロックセットには、シミュレーション結果を後処理して、仕様の検証、特性の当てはめ、測定結果の報告を行うための解析機能が用意されています。
ミックスドシグナル データの解析
Mixed-Signal Analyzer アプリを使用して、ミックスドシグナル・データの対話的な可視化、解析、および傾向の特定を行います。Cadence Virtuoso ADE MATLAB Integration オプションを使用すると、データベースのシミュレーション結果を MATLAB にインポートすることができます。
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位相同期回路の設計
位相同期回路 (PLL) をシステムレベルで設計およびシミュレーションします。一般的に利用されるアーキテクチャには、整数 N 型 PLL (シングルまたはデュアル モジュラス プリスケーラを使用)、またはフラクショナル N 型 PLL (アキュムレータまたはデルタシグマ モジュレータを使用) などがあります。設計の開ループおよび閉ループ応答を検証し、可視化します。
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ADC および DAC の設計
アナログデジタル データ コンバーター (ADC) とデジタルアナログ データ コンバーター (DAC) をシステムレベルで設計およびシミュレーションします。一般的に利用されるアーキテクチャは、フラッシュ ADC および逐次近似レジスタ (SAR) ADC と、バイナリ重み付け DAC およびセグメント化 DAC です。
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位相ノイズとジッター
ADC のアパーチャジッターをモデル化し、VCO や PLL 周波数領域の任意の位相ノイズプロファイルを特定します。アイ ダイアグラム ブロックで効果を可視化します。
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測定とテストベンチ
PLL のロック時間、位相ノイズプロファイル、動作周波数を測定します。VCO、PFD、電荷ポンプなど基本ブロックの性能を特性評価します。AC と DC の特性、ADC のアパーチャジッターを測定します。
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動作モデル
基本ブロックを使用して、ミックスドシグナル システムを設計します。扱える構成要素は、電荷ポンプ、ループフィルター、位相周波数検知器 (PFD)、電圧制御発振器 (VCO)、クロック分周器、サンプリング クロック ソースなどです。Simscape Electrical を利用して、より低い抽象度レベルでアナログモデルをさらに調整することができます。
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製品リソース:
「以前は、チップ上でテストするまで、当社の設計がジッターをどれだけうまく処理できるかわかりませんでした。Simulink で離散時間モデルと連続時間モデルを使用してシステムレベルのシミュレーションを行うようになったことで、チップをテープアウトするときに、設計が機能するという確信を持てるようになりました。」
