Mixed-Signal Blockset
アナログとミックスドシグナルシステムの設計とシミュレーション
Mixed-Signal Blockset™ は、コンポーネントと障害のモデル、解析ツール、ミックスドシグナルIC の設計と検証用テスト ベンチの機能を有しています。
PLL、データコンバーターなどを、さまざまなレベルの抽象度でモデル化し
さまざまな IC のアーキテクチャを検討できます。モデルをカスタマイズして、ノイズ、非線形性、量子化効果などの障害を含めたり、トップダウン設計手法を用いてシステム記述を改良できます。
所定のテスト ベンチを用いることで、システム性能の検証や、測定特性と回路レベルのシミュレーション結果を調整してモデリングの正確性を向上できます。トランジスタレベルで IC をシミュレーションする前に、可変ステップの Simulink® を使った高速システムレベル シミュレーションによって、実装のデバッグや設計上の欠陥を特定できます。
Mixed-Signal Blockset を用いることで、ミックスドシグナルコンポーネンとト複雑な DSP アルゴリズム、制御ロジックを同時にシミュレーションできます。そのため、アナログ設計、デジタル設計の両チームが、同じ実行可能な仕様書に基づいて作業できます。
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PLL 設計
フェーズロックド ループ (PLL) をシステムレベルで設計、シミュレーションします。一般的に利用されるアーキテクチャとしては、整数 N 型 PLL (係数プリスケーラを 1 つまたは 2 つ使用)、またはフラクショナルN 型 PLL (アキュムレータまたはデルタシグマ モジュレータを使用) などがあります。設計のオープンループ、クローズドループ特性を検証、可視化できます。
フラクショナル N 型 PLL (デルタシグマ モジュレータを使用)。
ADC 設計
アナログデジタル データコンバーター (ADC) をシステムレベルで設計、シミュレーションします。タイミングや量子化の障害もシミュレーションできます。一般的に利用されるアーキテクチャは、フラッシュと逐次比較レジスタ (SAR) のADCです。
SAR ADC (タイムスコープ有り）
構成要素ライブラリ
さまざまな構成要素を使って、ミックスドシグナルシステムを設計できます。扱える構成要素は、チャージポンプ、ループフィルター、位相周波数検出器 (PFD)、電圧制御発振器 (VCO)、クロック分周器、サンプリング クロックソースなどです。Simscape Electrical™ を利用して、より低い抽象度でアナログモデリングできます。
PLL 構成要素ライブラリ
タイミングの不完全性
フィードバックループの立ち上がり/立ち下がり時間、有限のスルーレート、および可変時間遅延をモデル化します。 モデル化されたタイミング効果を使用して、安定性を評価し、ロック時間を推定するためのシミュレーションを実行できます。
クロック信号のジッター効果
位相ノイズとジッター
ADC のアパーチャジッターをモデリングし、VCO や PLL 周波数領域の任意の位相ノイズプロファイルを特定します。アイダイアグラム スコープを使って、効果を可視化します。
VCO の位相ノイズ プロファイル。
テスト ベンチ
PLLのロック時間、位相雑音プロファイル、および動作周波数を測定し、VCO、PFD、チャージポンプなど構成要素の特性を評価します。さらに、AC と DC の特性、ADC のアパーチャジッターを測定します。
ADC テスト ベンチ。
IC シミュレーション環境との統合
コシミュレーションを利用するか、もしくは HDL Verifier™ を利用して SystemVerilog モジュールを生成することで、システムレベルのミックスドシグナルモデルを IC 設計環境で再利用できます。システムのデジタル部分については、HDL Coder™ を使って、合成可能な HDL コードを生成できます。
Cadence® Virtuoso® AMS Designer とのコシミュレーション。
新規 ADC サンプル
異なった ADC の性能を評価し比較する方法を学習
新規 PLL サンプル
位相ノイズを含む PLL を設計し解析する方法を学習
これらの機能および対応する関数の詳細については、リリースノートを参照してください。
