Dual Port RAM Systemブロックから生成したVerilog HDLコードが、Qu​artusのforル​ープ制限でコンパイル​できないのを回避でき​ませんか？

Quartus を使用して、Simple Dual Port RAM Systemブロックのみを含む Simulink モデルから生成したHDLを合成すると、次のエラー メッセージが表示されます。

HDL Coder側でこの問題を回避する方法を教えてください。

Quartus からの次のエラー メッセージ。

"Error (13356): Verilog HDL Loop error at SimpleDualPortRAM_generic.v(47): loop must terminate within 5000 iterations File: C:/Secret/MATLAB/support_request/20230926_c10gx_qproj_target_ram_for_loop/hdl_prj/hdlsrc/test_ram_model/SimpleDualPortRAM_generic.v Line: 47"

Answer 1

[MathWorks Support Team]

Quartusでは、Verilogの初期化ループの反復制限が、デフォルトで 5000 に設定されています。

この値を制御するパラメータの名前は「Iteration limit for constant Verilog loops logic option」で、下記ページにて確認できます。

https://www.intel.com/content/www/us/en/programmable/quartushelp/17.0/logicops/logicops/def_verilog_constant_loop_limit.htm

このパラメータをループ回数より大きな値に変更することをお試しください。

例えば、サブシステムにアドレス幅が16ビットのRAMブロックが含まれている場合、Verilog コードには RAM 内の値を初期化するループがあるため、RAM 内の 65536 個の値をループします。

Quartusでは、Iteration limit for constant Verilog loops logic option」パラメータは、下記になります。

Assignments -> Compiler Settings -> Advanced Settings (Synthesis)... -> Iteration limit for constant Verilog loops