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Simulink Design Verifier 入門

設計エラーの特定、要件への準拠性の証明、およびテスト生成

Simulink® Design Verifier™形式的手法を使用することで、モデル内の隠れた設計エラーを特定します。整数のオーバーフロー、デッド ロジック、配列アクセスにおける違反、およびゼロ除算を引き起こすブロックをモデル内で検出します。設計が機能要件を満たしていることを形式的に検証できます。各設計エラーまたは各要件違反について、デバッグ用のシミュレーション テスト ケースを生成します。

Simulink Design Verifier は、モデル カバレッジおよびカスタム オブジェクティブ用のテスト ケースを生成することで、要件に基づく既存のテスト ケースを拡張します。これらのテスト ケースによりモデルは条件、判定、改良条件判定 (MCDC) およびカスタムのカバレッジ オブジェクティブを達成できます。カバレッジ オブジェクティブのほかに、カスタム テスト オブジェクティブを指定して、要件に基づくテスト ケースを自動生成できます。

業界標準には、IEC Certification Kit (IEC 61508 と ISO 26262 用) と DO Qualification Kit (DO-178 用) によって対応しています。

チュートリアル

注目の例

ビデオ

オンデマンド Web セミナー:MATLAB と Simulink で簡単に実行できる形式的検証
Simulink Design Verifier を使用した形式的検証の紹介

Simulink Design Verifier とは
Simulink Design Verifier の紹介