このページの内容は最新ではありません。最新版の英語を参照するには、ここをクリックします。

Integer to Bit Converter

R2026a

整数ベクトルからビット ベクトルへのマップ

• 

Integer to Bit Converter block

To add a block to a model, double-click the canvas and start typing the block name. Then, select the block from the list.

ライブラリ:
Simulink / Logic and Bit Operations
Communications Toolbox / Utility Blocks
HDL Coder / Logic and Bit Operations

説明

Integer to Bit Converter ブロックは、入力ベクトルの各整数 (または固定小数点値) を出力ベクトルのビット グループにマップします。

このブロックはシングルレートの単一チャネルです。このブロックは、[Output bit order] の指定を用いて最上位ビットを特定し、各整数 (入力が固定小数点の場合は格納された整数) を M ビットのグループにマップします。この結果の出力ベクトルの長さは、入力ベクトルの長さの M 倍となります。

端子

入力

In — 入力信号

整数 | 整数の列ベクトル

入力信号。整数または長さ N の整数の列ベクトルとして指定します。

M が [Number of bits per integer(M)] パラメーターで指定されると、次のようになります。

• [Number of bits per integer] パラメーターが [Unsigned] に設定されている場合、入力値は範囲 [0, (2^M – 1)] の整数でなければなりません。

• [Number of bits per integer] パラメーターが [Signed] に設定されている場合、入力値は範囲 [(–2^M-1), (2^{M – 1} – 1)] の整数でなければなりません。

ブロックはシミュレーション中に実行時チェックを実行し、適正範囲外の入力値に対してエラーを発行します。ブロックがコードを生成する際には、この実行時チェックは実行されません。

データ型: double

出力

Out — 出力信号

ビットのスカラー | ビットの列ベクトル

出力信号。長さが M·N のビットのスカラーまたは列ベクトルとして返されます。

パラメーター

整数あたりのビット数 (M) — 整数あたりのビット数

3 (既定値) | 範囲 [1, 32] の整数

入力の各整数にマップされる入力ビットの数。範囲 [1, 32] の整数として指定します。

プログラムでの使用

ブロック パラメーター: nbits

型: 文字ベクトル

値: 範囲 [1, 32] の整数

既定の設定: '3'

入力値を次のように扱う — 入力値の扱い

符号なし (既定値) | 符号付き

入力範囲にある整数値を、符号付きで扱うか符号なしで扱うかを指定します。

プログラムでの使用

ブロック パラメーター: signedInputValues

型: 文字ベクトル

値: 'Unsigned' | 'Signed'

既定の設定: 'Unsigned'

出力ビット順 — 出力のビット順序

MSB first (既定値) | LSB first

出力信号の先頭ビットを、最上位ビット (MSB) と最下位ビット (LSB) のどちらとするかを指定します。

プログラムでの使用

ブロック パラメーター: bitOrder

型: 文字ベクトル

値: 'MSB first' | 'LSB first'

既定の設定: 'MSB first'

出力データ型 — 出力データ型

内部ルールによる継承 (既定値) | Smallest unsigned integer | 入力と同じ | double | single | int8 | uint8 | int16 | uint16 | int32 | uint32 | boolean

出力ビットのデータ型を指定します。次のいずれかの [Output data type] オプションを選択できます。

• 内部ルールによる継承 –– ブロックは出力のデータ型を入力のデータ型に基づいて判定します。

  • 入力信号が浮動小数点 ([single] または [double]) の場合、出力のデータ型は入力のデータ型と同じになります。

  • 入力のデータ型が浮動小数点でない場合、出力のデータ型はパラメーターが [Smallest integer] に設定されているものとして決定されます。

• Smallest integer –– ブロックは [コンフィギュレーション パラメーター] ダイアログ ボックスの[ハードウェア実行] ペインで使用されている設定に基づいて出力のデータ型を選択します。

  • デバイス ベンダーに [ASIC/FPGA] を選択した場合、出力のデータ型は理想的な 1 ビット サイズ (ufix1) になります。

  • その他のデバイス ベンダーを選択した場合、出力のデータ型はハードウェア実行設定で定義される最小の語長となる符号なし整数 (uint8 など) になります。

• 入力と同じ

• double

• single

• uint8

• uint16

• uint32

プログラムでの使用

ブロック パラメーター: outDtype

型: 文字ベクトル

値: 'Inherit via internal rule' | 'Smallest unsigned integer' | 'Same as input' | 'double' | 'single' | 'int8' | 'uint8' | 'int16' | 'uint16' | 'int32' | 'uint32'| 'boolean'

既定の設定: 'Inherit via internal rule'

ブロックの特性

データ型	Boolean | double | fixed pointa | integer | single
直達	いいえ
多次元信号	いいえ
可変サイズの信号	はい
ゼロクロッシング検出	いいえ
a [ハードウェア実行] ペインで [ASIC/FPGA] が選択されている場合のみ、出力は ufix(1) です。

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロック プロパティ

一般
ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。
SynthesisAttributes	モデルのブロックとブロック出力信号の合成属性を指定します。生成された HDL コードには、これらの属性が含まれます。詳細については、SynthesisAttributes (HDL Coder)を参照してください。

ネイティブ浮動小数点
LatencyStrategy	設計内のブロックを、浮動小数点型の MAX、MIN、CUSTOM、または ZERO レイテンシにマッピングするかどうかを指定します。LatencyStrategy (HDL Coder)を参照してください。
CustomLatency	[LatencyStrategy] が CUSTOM に設定されている場合、このプロパティを使用して、ZERO と MAX の間のカスタム レイテンシ値を指定します。NFPCustomLatency (HDL Coder)を参照してください。

サポートするデータ型

ブロックは、HDL コード生成で次のデータ型をサポートします。

入力端子	次元	固定小数点	浮動小数点	組み込み整数	バス	boolean	複素信号
In	スカラー ベクトル	あり	single double	あり	あり	あり	なし

レイテンシの詳細

このブロックには、生成されたコードで追加のレイテンシを導入するマルチサイクル実装があります。追加されたレイテンシを確認するには、生成されたモデルまたは検証モデルを表示します。生成されたモデルと検証モデル (HDL Coder)を参照してください。

浮動小数点のレイテンシ

アーキテクチャ	浮動小数点型	レイテンシ手法	レイテンシ (サイクル単位)	カスタム レイテンシのサポート
既定の設定	single	最小値	6	あり
		最大値	6
	double	最小値	3
		最大値	6

制限

• 行列入力はサポートされていません。

バージョン履歴

R2006a より前に導入

R2026a: ブロックとブロック出力信号の合成属性の指定

[SynthesisAttributes] HDL ブロック プロパティを使用して、ブロックとその出力信号の合成属性を指定します。HDL Coder は、生成される HDL コードにこれらの属性を含めます。

R2022a: Integer to Bit Converter ブロックを Simulink Logic and Bit Operations ライブラリに追加

Integer to Bit Converter ブロックが [Communications Toolbox] 、 [Utility Blocks] ライブラリから [Simulink] 、 [Logic and Bit Operations] ライブラリに追加されました。既存のモデルはいずれも引き続き動作します。

参考

ブロック

• Bit to Integer Converter | Word to Bits (HDL Coder)

関数

• int2bit (Communications Toolbox) | bit2int (Communications Toolbox)