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SystemVerilog DPI ペイン

SystemVerilog DPI の概要

Verilog® または SystemVerilog シミュレーション用の DPI インターフェイスを使用して Simulink® アルゴリズム (モデルまたはサブシステム) をエクスポートするためのオプションを指定します。生成された C コードを、SystemVerilog シミュレーションで SystemVerilog シン インターフェイス関数と通信する DPI ラッパーでラップできます。

この機能は、モデル構成パラメータ ダイアログで使用できます。この機能を使用するには、Embedded Coder® ライセンスが必要です。

SystemVerilog で生成されたコードをカスタマイズする

生成された SystemVerilog コードをカスタマイズすることを示します。

設定

既定の設定: オフ

オン

生成されたSystemVerilogコードをカスタマイズする

オフ

生成されたSystemVerilogコードをカスタマイズしない

依存関係

ジェネレーターにカスタマイズされたコードを含める場合は、Source file template: にテンプレート ファイルを入力する必要があります。

ソース ファイル テンプレート:

生成された SystemVerilog コードをカスタマイズするために使用するテンプレートのファイル名と場所を指定します。HDL Verifier™ が提供するテンプレートの 1 つを使用することも、次の条件で独自のテンプレート ファイルを指定することもできます。

  • ファイルは MATLAB® パス上にあり、検索可能である必要があります。

  • ファイルには .vgt 拡張子が必要です。

実行時エラーを報告する

Simulink 実行から DPI および UVM シミュレーション環境にランタイム エラーをエクスポートするには、このパラメータを選択します。

重大度

実行時エラーの重大度を選択します。

既定の設定: Fatal

Info

UVM コンポーネントの場合は実行時エラーを `uvm_info マクロに設定し、DPI コンポーネントの場合は $display ステートメントに設定します。

警告

UVM コンポーネントの場合は実行時エラーを `uvm_warning マクロに設定し、DPI コンポーネントの場合は $warning ステートメントに設定します。

エラー

UVM コンポーネントの場合は実行時エラーを `uvm_error マクロに設定し、DPI コンポーネントの場合は $error ステートメントに設定します。

Fatal

UVM コンポーネントの場合は実行時エラーを `uvm_fatal マクロに設定し、DPI コンポーネントの場合は $fatal ステートメントに設定します。

依存関係

このパラメータを有効にするには、Report run-time error を選択します。

テストベンチ生成

DPI コンポーネントのテストベンチを生成することを示します。

設定

既定の設定: オフ

オン

生成された DPI コンポーネントのテストベンチを作成します。このテストベンチは、生成された DPI または UVM アーティファクトが Simulink モデルと機能的に同等であることを確認します。

オフ

生成されたDPIコンポーネントのテストベンチを作成しない

HDLシミュレータ

MATLAB でテストベンチをシミュレートするときに使用する HDL シミュレータを選択します。

既定の設定: Mentor Graphics Questasim

Mentor Graphics Questasim

HDL シミュレータを Mentor Graphics® Questa® に設定します。

Cadence Xcelium

HDL シミュレータを Cadence® Xcelium™ に設定します。

Synopsys VCS

HDL シミュレータを Synopsys® VCS® に設定します。

Vivado Simulator

HDL シミュレータを Xilinx® Vivado® に設定します。

テストポイントへのアクセス

SystemVerilog DPI コンポーネントで生成するテスト ポイント アクセス関数のタイプを選択します。

設定

既定の設定: なし

なし

このツールはテスト ポイント アクセス関数を生成しません。

テストポイントごとに1つの関数

コンポーネントには、各信号に対する個別のアクセス機能が含まれています。

DPI_Name_TestPoint(input chandle objhandle,inout real Name);
すべてのテストポイントに1つの機能

コンポーネントには、すべてのテスト ポイントの値を返す単一のアクセス関数が含まれています。

DPI_TestPointAccessFcn(input chandle objhandle,input real Name1,inout real Name2);

ポートデータ型

固定小数点データを持つポートに使用する SystemVerilog データ型を選択します。

設定

既定の設定: Compatible C Type

互換Cタイプ

ポートに互換性のある C タイプ インターフェイスを生成します。

ビットベクター

ポートのビット ベクター型インターフェイスを生成します。

ロジックベクトル

ポートのロジック ベクター タイプ インターフェイスを生成します。

接続

モジュールがインスタンス化されるときに信号を接続する方法を選択します。

設定

既定の設定: Port list

ポートリスト

インターフェースを表すポート リストをヘッダーに含む SystemVerilog モジュールを生成します。

インターフェイス

SystemVerilog インターフェースと、そのインターフェースを使用するモジュールを生成します。

複合データ型

Simulink モデルに Nonvirtual バスまたは complex データ型のポートが含まれている場合に、SystemVerilog ポートを生成する方法を選択します。struct データ型またはフラット化された SystemVerilog ポートを持つインターフェースを選択します。

設定

既定の設定: Flattened

平らにした

フラット化されたポートを持つ SystemVerilog モジュールを生成します。

構造体

struct データ型ポートを持つ SystemVerilog モジュールを生成します。

マトリックスとベクトルのポートをスカラー化する

Simulink モデルに array または matrix データ型のポートが含まれている場合に、SystemVerilog ポートを生成する方法を選択します。

このボックスを選択すると、配列または行列内の各要素によって、生成された SystemVerilog にスカラー ポートが作成されます。

このボックスをオフにすると、生成された SystemVerilog ポートは、Simulink で定義されている array または matrix を保持します。

コンポーネントテンプレートの種類

SystemVerilog DPI 生成用のテンプレートを選択します。

  • Sequential – クロックとリセット ポートを備えた登録済みデザインを作成します。このオプションはデフォルトです。

  • Combinational – クロック ポートとリセット ポートのない組み合わせ設計を作成します。このオプションを選択すると、入力の変更が出力にすぐに反映されます。

  • UVM Sequence – UVM シーケンス DPI コンポーネント、シーケンサー、およびシーケンス トランザクションを作成します。

  • UVM Predictor – UVM 予測子 DPI コンポーネント、予測子構成オブジェクト、入力および出力トランザクション タイプを作成します。

  • UVM Scoreboard – UVM スコアボード DPI コンポーネント、スコアボード トランザクション、入力および出力トランザクション タイプ、およびスコアボード構成オブジェクトを作成します。