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SystemVerilog DPI ペイン

SystemVerilog DPI の概要

Simulink® Verilog® アルゴリズム (モデルまたはサブシステム) をエクスポートするためのオプションを指定します。SystemVerilog シミュレーションで SystemVerilog シン インターフェイス関数と通信する DPI ラッパーを使用して、生成された C コードをラップできます。

この機能は、[モデル コンフィギュレーションパラメーター]ダイアログで使用できます。この機能を使用するには、Embedded Coder®ライセンスが必要です。

SystemVerilog で生成されたコードをカスタマイズする

生成された SystemVerilog コードをカスタマイズすることを示します。

設定

デフォルト: オフ

オン

生成された SystemVerilog コードをカスタマイズする

オフ

生成された SystemVerilog コードをカスタマイズしないでください

依存関係

ジェネレーターにカスタマイズされたコードを含める場合は、 Source file template:にテンプレート ファイルを入力する必要があります。

ソース ファイル テンプレート:

生成された SystemVerilog コードのカスタマイズに使用するテンプレートのファイル名と場所を指定します。HDL Verifier™が提供するテンプレートの 1 つを使用することも、次の条件で独自のテンプレート ファイルを指定することもできます。

  • ファイルはMATLAB®パス上にあり、検索可能である必要があります。

  • ファイルには.vgt拡張子が必要です。

実行時エラーを報告する

Simulink実行からのランタイム エラーを DPI および UVM シミュレーション環境にエクスポートするには、このパラメーターを選択します。

重大度

実行時エラーの重大度を選択します。

デフォルト: Fatal

Info

実行時エラーを UVM コンポーネントの`uvm_infoマクロに設定し、DPI コンポーネントの場合は$displayステートメントに設定します。

Warning

実行時エラーを UVM コンポーネントの`uvm_warningマクロに設定し、DPI コンポーネントの場合は$warningステートメントに設定します。

Error

実行時エラーを UVM コンポーネントの`uvm_errorマクロに設定し、DPI コンポーネントの場合は$errorステートメントに設定します。

Fatal

実行時エラーを UVM コンポーネントの`uvm_fatalマクロに設定し、DPI コンポーネントの場合は$fatalステートメントに設定します。

依存関係

このパラメーターを有効にするには、 Report run-time errorを選択します。

テスト ベンチを生成

DPI コンポーネントのテストベンチを生成することを指定します。

設定

デフォルト: オフ

オン

生成された DPI コンポーネントのテストベンチを作成する

オフ

生成された DPI コンポーネントのテストベンチを作成しないでください

HDLシミュレータ

MATLABでテストベンチをシミュレートするときに使用する HDL シミュレーターを選択します

デフォルト: Mentor Graphics Questasim

Mentor Graphics Questasim

HDL シミュレーターをMentor Graphics® Questa®に設定します。

Cadence Xcelium

HDL シミュレーターをCadence® Xcelium™に設定します。

Synopsys VCS

HDL シミュレータをSynopsys® VCS®に設定します。

Vivado Simulator

HDL シミュレーターをXilinx® Vivado®に設定します。

テストポイントへのアクセス

SystemVerilog DPI コンポーネントで生成するテスト ポイント アクセス関数のタイプを選択します。

設定

デフォルト: None

なし

このツールはテスト ポイント アクセス関数を生成しません。

テストポイントごとに 1 つの関数

このコンポーネントには、信号ごとに個別のアクセス機能が含まれています。

DPI_Name_TestPoint(input chandle objhandle,inout real Name);
すべてのテスト ポイントに対して 1 つの機能

このコンポーネントには、すべてのテスト ポイントの値を返す単一のアクセス関数が含まれています。

DPI_TestPointAccessFcn(input chandle objhandle,input real Name1,inout real Name2);

ポートのデータ型

固定小数点データを持つポートに使用される SystemVerilog データ タイプを選択します。

設定

デフォルト: Compatible C Type

互換性のあるCタイプ

ポートに対して互換性のある C タイプ インターフェイスを生成します。

ビットベクトル

ポートのビット ベクトル タイプ インターフェイスを生成します。

ロジックベクトル

ポートの Logic Vector Type インターフェイスを生成します。

接続

モジュールがインスタンス化されるときに信号がどのように接続されるかを選択します。

設定

デフォルト: Port list

ポートリスト

ヘッダーにインターフェイスを表すポート リストを含む SystemVerilog モジュールを生成します。

インターフェイス

SystemVerilog インターフェイスと、そのインターフェイスを使用するモジュールを生成します。

複合データ型

SimulinkモデルにNonvirtualバスまたはcomplexデータ型のポートが含まれている場合に、SystemVerilog ポートを生成する方法を選択します。structデータ型のインターフェイスまたはフラット化された SystemVerilog ポートのいずれかを選択します。

設定

デフォルト: Flattened

平らになった

フラット化されたポートを使用して SystemVerilog モジュールを生成します。

構造体

structデータ型ポートを使用して SystemVerilog モジュールを生成します。

行列ポートとベクトルポートのスカラー化

Simulinkモデルにarrayまたはmatrixデータ型のポートが含まれている場合に、SystemVerilog ポートを生成する方法を選択します。

このボックスを選択すると、配列または行列の各要素によって、生成された SystemVerilog にスカラー ポートが作成されます。

このボックスをオフにすると、生成された SystemVerilog ポートは、 array Simulinkmatrixを保持します。

コンポーネントテンプレートの種類

SystemVerilog-DPI 生成用のテンプレートを選択します。

  • Sequential – クロックとリセット ポートを備えた登録済みデザインを作成します。これは既定の動作です。

  • Combinational – クロック ポートとリセット ポートを持たない組み合わせデザインを作成します。このオプションを選択すると、出力は入力の変更をすぐに反映します。