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JTAG AXI マネージャー

JTAG 接続を介して AXI マネージャーを統合および構成します。JTAG AXI マネージャーを使用するには、まず AXI マネージャーの知的財産 (IP) を Xilinx^® Vivado^® プロジェクトに含める必要があります。

AXI マネージャー IP

AXI Manager IP は、AXI ペリフェラルと MATLAB^® または Simulink^® ソフトウェア間でデータを変換するブリッジとして機能します。この IP は JTAG 接続を介してアプリケーション IP に接続します。

このブロック図は、AXI Manager IP のインターフェースを示しています。

このブロック図は、Xilinx Versal^® デバイスの AXI Manager IP のインターフェースを示しています。

AXI マネージャー IP ポート

AXI Manager IP のインターフェースには、これらの表に記載されているポートが含まれます。

ポート	説明
bscan (Versal のみ)	CIPS IP に接続するための BSCAN インターフェース。
axi4m	AXI4 フル マネージャー インターフェイス。

ポート	方向	説明
aclk	Input	AXI4 フル インターフェイスのクロック信号。
aresetn	Input	アクティブローリセット。AXI4 フル インターフェースのリセット信号。

Versal デバイスの AXI マネージャー IP 接続

Xilinx Versal デバイスの場合、この図に示すように、AXI Manager IP を Xilinx Versal プラットフォーム CIPS IP の BSCAN_USER3 インターフェイスに接続します。

BSCAN_USER3 インターフェイスを有効にするには、CIPS IP で PL BSCAN2 インターフェイスを有効にします。CIPS IP の詳細については、Xilinx Web サイトの Control Interfaces and Processing System LogiCORE IP 製品ガイド を参照してください。

AXI マネージャー IP パラメータ

AXI Manager IP をデザインに含めた後、ブロックを開きます。

次のパラメータを設定します。

• AXI Address Width — アドレスバス幅（ビット単位）。IP は 32、40、または 64 ビットをサポートします。

• AXI Data Width — ビット単位のデータバス幅。IP は 32 ビットまたは 64 ビットをサポートします。

• ID Width — ビット単位の ID 幅。このパラメータの値は、AXI4 下位の ID 幅と一致する必要があります。

プログラムが FPGA ボード上で実行されているときに、aximanager オブジェクトを作成することで AXI Manager IP と通信できます。ボード上の下位メモリ位置にアクセスするには、readmemory および writememory オブジェクト関数を使用します。

参考

aximanager | readmemory | writememory

関連する例

• JTAGベースのAXIマネージャを使用してFPGAメモリにアクセスする

詳細

• AXI マネージャーの設定