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イーサネットAXIマネージャー

メモ

Ethernet AXI マスターは Ethernet AXI マネージャーに名前が変更され、AXI マスター IP としての UDP MATLAB® は UDP AXI マネージャー IP に名前が変更されました。ソフトウェアとドキュメントでは、「マスター」と「スレーブ」という用語がそれぞれ「マネージャー」と「従属」に置き換えられます。

ユーザー データグラム プロトコル (UDP) を使用して、イーサネット経由で AXI マネージャーを統合および構成します。Ethernet AXI マネージャーを使用するには、まず次の 2 つの知的財産 (IP) ブロックをプロジェクトに含める必要があります。イーサネット メディア アクセス コントローラ (MAC) ハブと UDP AXI マネージャ。

イーサネット MAC ハブ IP

イーサネット MAC ハブ HDL IP は、ギガビット メディア独立インターフェイス (GMII) をサポートします。このイーサネット MAC ハブ IP は、イーサネット物理層 (PHY) を UDP AXI マネージャー IP に接続します。

イーサネット MAC ハブ IP のインターフェース

Interface of Ethernet MAC Hub IP

イーサネット MAC ハブ IP のインターフェイスには、この表のポートが含まれます。

ポート説明
s_axis_0AXI-stream 従属インターフェース。このポートを UDP AXI マネージャー IP の m_axis ポートに接続します。
m_axis_0AXI-ストリーム マネージャー インターフェイス。このポートを UDP AXI マネージャー IP の s_axis ポートに接続します。

イーサネット MAC ハブ IP ポート

ポート方向説明
ref_clkInputphy_gtxclk を駆動する基準クロック信号。ref_clk の周波数は phy_rxclk クロック周波数と同じである必要があります。
ref_resetInputIP リセット信号。
phy_rxclkInputPHYからクロックを受信します。
phy_rxdInputPHYからデータ信号を受信します。
phy_rxdvInputPHY からデータ有効制御信号を受信します。
phy_rxerInputPHYからエラー信号を受信します。
rxclk_enInput受信機クロックの有効化。
phy_gtxclk出力PHYへのクロック。
phy_txd出力データ信号をPHYに送信します。
phy_txen出力有効制御信号を PHY に送信します。
phy_txer出力エラー信号をPHYに送信します。
txclk_enInput送信機クロックの有効化。
phy_colInputPHY からの衝突検出信号。
phy_crsInputPHY からのキャリアセンス検出信号。
axis_aclkInputAXI-stream インターフェイスのクロック信号。
axis_aresetn出力アクティブローリセット。AXI-stream インターフェイスのリセット信号。このポートを使用して、ダウンストリーム AXI ペリフェラルをリセットできます。

イーサネット MAC ハブ IP パラメータ

デザインで Ethernet MAC Hub IP をインスタンス化した後、構成用のブロック パラメータを開きます。

Ethernet MAC Hub IP parameters

次のパラメータを設定します。

  • Number of AXI Stream Channels — このパラメータは、イーサネット MAC ハブ IP 内の AXI ストリーム チャネルの数を決定します。この値は 1 ~ 8 の整数として選択します。既定値は 1 です。

  • IP Address Byte1, IP Address Byte2, IP Address Byte3, IP Address Byte4 — これらのパラメータは、デバイスの UDP インターネット プロトコル (IP) アドレスを構成する 0 ~ 255 の範囲の 4 バイトを設定します。このアドレスは、aximanager オブジェクトの DeviceAddress プロパティ値と一致する必要があります。

  • UDP Port For Channel 1, UDP Port For Channel 2, UDP Port For Channel 3, UDP Port For Channel 4, UDP Port For Channel 5, UDP Port For Channel 6, UDP Port For Channel 7, UDP Port For Channel 8 — これらのパラメータは UDP ポート番号を設定します。各パラメータ値を 255 ~ 65,535 の整数として指定します。これらのポート番号は、aximanager オブジェクトの Port プロパティ値と一致する必要があります。

UDP AXI マネージャー IP

UDP AXI Manager HDL IP は、イーサネット MAC ハブ IP をアプリケーション IP に接続します。UDP AXI マネージャー IP は、AXI ペリフェラルと MATLAB の間でデータを変換するブリッジとして機能します。

UDP AXI マネージャー IP のインターフェース

Interface of UDP AXI Manager IP

UDP AXI マネージャー IP のインターフェースには、この表のポートが含まれます。

ポート説明
s_axisAXI-stream 従属インターフェース。
m_axisAXI-ストリーム マネージャー インターフェイス。
axi4_udpAXI4 フル マネージャー インターフェイス。

UDP AXI マネージャー IP ポート

ポート方向説明
axis_aclkInputAXI-stream インターフェイスのクロック信号。
axis_aresetnInputAXI-stream インターフェイスのアクティブ ロー リセット信号。
aclkInputAXI4 フル インターフェイスのクロック信号。
aresetnInputアクティブローリセット。AXI4 フル インターフェースのリセット信号。

UDP AXI マネージャー IP パラメーター

デザインで UDP AXI Manager IP をインスタンス化した後、構成用のブロック パラメータを開きます。

UDP AXI Manager IP parameters

次のパラメータを設定します。

  • ID Width — このパラメータはビット単位の ID 幅です。その値は、AXI4 下位の ID 幅と一致する必要があります。

  • AXI Data Width — このパラメータはビット単位のデータバス幅です。IP は 32 ビットまたは 64 ビットをサポートします。

  • AXI Address Width — このパラメータはビット単位のアドレスバス幅です。IP は 32 ビットまたは 64 ビットをサポートします。

プログラムが FPGA ボード上で実行されている場合、aximanager オブジェクトを使用して AXI マネージャー オブジェクトを作成できます。ボード上の下位メモリ位置にアクセスするには、readmemory および writememory オブジェクト関数を使用します。

参考

関連する例

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