クロックイネーブルの最小化

既定では、HDL Coder™ は、クロックイネーブル付きのレジスタにマッピングするためのコードを生成し、DUT は最上位のクロックイネーブル端子をもちます。

クロックイネーブル付きのレジスタを生成しない場合は、クロックイネーブルロジックを最小化できます。たとえば、ターゲットハードウェアにクロックイネーブルのないレジスタがある場合、クロックイネーブルロジックを最小化してハードウェアのリソースを節約できます。

次の VHDL^® コードでは、クロックイネーブルを使用する、生成されたコードの既定のスタイルを説明します。enb 信号がクロックイネーブルです。

Unit_Delay_process : PROCESS (clk, reset)
  BEGIN
    IF reset = '1' THEN
      Unit_Delay_out1 <= to_signed(0, 32);
    ELSIF clk'EVENT AND clk = '1' THEN
      IF enb = '1' THEN
        Unit_Delay_out1 <= In1_signed;
      END IF;
    END IF;
  END PROCESS Unit_Delay_process;

次の VHDL コードでは、クロックイネーブルを最小化して生成されたコードのスタイルを説明します。

Unit_Delay_process : PROCESS (clk, reset)
  BEGIN
    IF reset = '1' THEN
      Unit_Delay_out1 <= to_signed(0, 32);
    ELSIF clk'EVENT AND clk = '1' THEN
      Unit_Delay_out1 <= In1_signed;
    END IF;
  END PROCESS Unit_Delay_process;

GUI の使用

クロックイネーブルを最小化するには、HDL ワークフローアドバイザーの [HDL コード生成] 、 [クロックと端子] タブで、[クロックイネーブルの最小化] を選択します。

コマンドラインの使用

クロックイネーブルを最小化するには、coder.HdlConfig 構成オブジェクトの MinimizeClockEnables プロパティを true に設定します。以下に例を示します。

hdlCfg = coder.config('hdl')
hdlCfg.MinimizeClockEnables = true;

制限

設計の特定領域のクロック速度を上げることでコードジェネレーターによって実装される面積の最適化を指定した場合、クロックイネーブルを最小化することはできません。次の最適化を行う場合、クロックイネーブルの最小化はできません。

リソース共有
RAM マッピング
ループのストリーム

また、HDL ワークフローアドバイザーの [HDL コード生成] 、 [詳細設定] タブで [RAM アーキテクチャ] を [クロックイネーブルを使用しない汎用 RAM] に設定した場合もクロックイネーブルの最小化はできません。