FPGA データの取得
Xilinx® Zynq® UltraScale+™ ZCU111 評価キットまたは Xilinx Zynq UltraScale+ ZCU216 評価キットの FPGA 入出力 (IO) アプリケーション プログラミング インターフェイス (API) を使用して生データを取得します。HDL ワークフロー アドバイザーを使用して、HDL コードの生成用に SoC モデルを構成します。アルゴリズムの HDL コードを生成し、HDL 設計をビルドして RFSoC デバイスに展開し、MATLAB® スクリプトを実行して展開済みの HDL 設計から対話的にデータを取得します。
ツール
| Zynq RFSoC Template Builder | Generate template model based on selected RFSoC reference design (R2021a 以降) |
トピック
- Create RFSoC HDL Coder Models
This workflow customizes and designs an RFSoC model using the Zynq RFSoC Template Builder tool.
- ARM Targeting
Design and deploy algorithms to the ARM® processor.
注目の例
DAC and ADC Data Loopback on RFSoC Device
Capture raw analog-to-digital converter (ADC) data using the FPGA I/O API from the AMD® Zynq® UltraScale+(TM) ZCU111 or ZCU216 evaluation kit. This example uses the HDL Workflow Advisor to configure an SoC model for HDL code generation. In this example, you generate the HDL code for your algorithm, build and deploy the HDL design on an RFSoC device, and run a MATLAB® script to interactively capture data from the deployed HDL design.
RF Data Converter IQ Mixer Mode on RFSoC Device
Enable the RFSoC built-in numerically-controlled oscillator (NCO) mixer. The mixer design uses a different data format that, instead of providing real signals, provides a complex in-phase and quadrature (IQ) signal to a digital-to-analog converter (DAC) and an analog-to-digital converter (ADC). There is more data to transfer to direct memory access (DMA) and back to MATLAB® given that you need to transfer I and Q samples back. You can accommodate this larger data width by increasing the DMA data width to 128 bits.
