Divide by Constant HDL Optimized

入力を定数で除算して整数に丸め、最適化された HDL コードを生成

R2021a 以降

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ライブラリ:
Fixed-Point Designer HDL Support / Math Operations

説明

Divide by Constant HDL Optimized ブロックは、サイクルトゥルーなレイテンシを伴う HDL 用に最適化されたアーキテクチャを使用して、入力を定数で除算した結果を出力し、指定された丸め手法を使用して結果を整数に丸めます。

Divide by Constant HDL Optimized ブロックでは、グランルンド・モンゴメリ・ウォーレン法と機能的に類似したアルゴリズムを使用します。逆数の乗算によって除算演算が計算されるため、一般に組み込みシステムのパフォーマンスが向上します。

端子

入力

X — 被除数

実数スカラー

被除数。実数スカラーとして指定します。

勾配とバイアス表現は固定小数点データ型ではサポートされていません。

データ型: single | double | int8 | int16 | int32 | uint8 | uint16 | uint32 | Boolean | fixed point

validIn — 入力が有効であるかどうか

boolean スカラー

入力が有効であるかどうか。boolean スカラーとして指定します。この制御信号は [X] 入力端子からのデータが有効であるかどうかを示します。この値が 1 (true) の場合、ブロックは [X] 入力端子の値を取得します。この値が 0 (false) の場合、ブロックは入力サンプルを無視します。

データ型: Boolean

出力

Y — 除算と丸め演算の結果

スカラー

除算と丸め演算の結果。スカラーとして返されます。

データ型: single | double | int8 | int16 | int32 | uint8 | uint16 | uint32 | Boolean | fixed point

validOut — 出力データが有効であるかどうか

boolean スカラー

出力データが有効であるかどうか。boolean スカラーとして返されます。この制御信号の値が 1 (true) の場合、ブロックは出力 [Y] を正常に計算しています。この値が 0 (false) の場合、出力データは有効ではありません。

データ型: Boolean

パラメーター

Denominator for rational division — 除数

10 (既定値) | スカラー

除数。正の実数値の有限スカラーとして指定します。

プログラムでの使用

ブロック パラメーター: Denominator

型: 文字ベクトル

値: 正の実数値の有限固定小数点または数値として評価される MATLAB® 式

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point

既定の設定: '10'

丸め方法 — 使用する丸め手法です。

負方向 (既定値) | 正方向 | 最も近い正の整数方向 | ゼロ方向 | 最も近い偶数方向

使用する丸め手法。次の値のいずれかとして指定します。

• 負方向 — 負の無限大方向の最も近い整数に丸めます。

• 正方向 — 正の無限大方向の最も近い整数に丸めます。

• 最も近い正の整数方向 — 最も近い整数に丸めます。等距離のときは、正の無限大方向の最も近い整数に丸められます。

• ゼロ方向 — ゼロ方向の最も近い整数に丸めます。

• 最も近い偶数方向 — 最も近い整数に丸めます。等距離のときは、最も近い偶数の整数に丸められます。

プログラムでの使用

ブロック パラメーター: RndMeth

型: 文字ベクトル

値: 'Floor' | 'Ceiling' | 'Nearest' | 'Zero' | 'Convergent'

既定の設定: 'Floor'

ヒント

ブロック Divide by Constant HDL Optimized、Real Divide HDL Optimized および Complex Divide HDL Optimized はすべて、除算演算を実行して最適化された HDL コードを生成します。

• Real Divide HDL Optimized および Complex Divide HDL Optimized は CORDIC アルゴリズムに基づいています。これらのブロックはさまざまな入力を受け入れますが、レイテンシが大きくなります。

• Divide by Constant HDL Optimized は、実数入力と定数除数のみを受け入れます。このブロックを使用すると DSP スライスが消費されますが、除算演算の実行時のサイクル数が減り、クロック レートが高くなります。

アルゴリズム

Divide by Constant HDL Optimized は、サイクルトゥルーなレイテンシを伴う HDL 用に最適化されたアーキテクチャを使用します。

Divide by Constant HDL Optimized ブロックでは、グランルンド・モンゴメリ・ウォーレン法と機能的に類似したアルゴリズムを使用します。逆数の乗算によって除算演算が計算されるため、一般に組み込みシステムのパフォーマンスが向上します。

拡張機能

C/C++ コード生成

Simulink® Coder™ を使用して C および C++ コードを生成します。

勾配とバイアス表現は固定小数点データ型ではサポートされていません。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロック プロパティ

一般
ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。

制限

勾配とバイアス表現は固定小数点データ型ではサポートされていません。

バージョン履歴

R2021a で導入

参考

Divide by Constant and Round | Divide

トピック

• 丸め手法の選択