Zynq ボードのオーディオシステム用のリファレンス設計のオーサリング

この例では、Zynq® ボードでオーディオアルゴリズムを実行してオーディオ入出力にアクセスするリファレンス設計を作成する方法を示します。

はじめに

この例では、オーディオ入力を ZedBoard から受け取り、何らかの処理を実行してから、処理されたオーディオデータを ZedBoard に送り返すリファレンス設計を作成します。HDL ワークフローアドバイザーを使用して周辺インターフェイスの IP コアも生成します。

ZedBoard でオーディオ処理を実行するには、次の 2 つのプロトコルが必要です。

ZedBoard の ADAU1761 オーディオコーデックチップを設定するための I2C。
デジタル化されたオーディオデータをコーデックチップと Zynq ファブリックの間でストリーミングするための I2S。

上記の図は、リファレンス設計が Filtering Algorithm IP でどのように使用されるかを示すアーキテクチャの概要図です。I2S IP は 50 MHz の周波数で動作しますが、それよりも高い周波数で Filtering Algorithm IP を実行する場合もあります。この周波数は、HDL ワークフローアドバイザーの手順 1.4 で制御されます。この例では、フィルターは 80 MHz で動作するものと仮定します。I2S IP と Filtering Algorithm IP で動作周波数が異なるため、クロックドメインクロッシングに対処するために FIFO が必要になります。Filtering Algorithm IP は、選択されたフィルターのタイプに応じて、着信オーディオデータの周波数範囲をフィルター処理し、フィルター処理されたオーディオデータを出力として渡します。上記の図において、Filtering Algorithm IP は Simulink でモデル化するメインのアルゴリズムです。FIFO IP は Vivado で提供されますが、I2C IP と I2S IP は作成する必要があります。ここで、ユーザーには 3 つの選択肢があり、(a) 事前にパッケージ化された IP (ある場合) を使用するか、(b) Simulink でモデル化し、IP コア生成ワークフローを使用して IP コアを生成するか、(c) 古い形式の HDL コードを使用します。古い形式の HDL コードから IP を作成するには、Simulink モデルを使用して HDL コードをブラックボックス化し、そのモデルから IP コアを生成します。FIFO IP は、50 MHz の着信オーディオデータと 80 MHz で実行されるフィルター IP の間のクロックドメインクロッシングに対処します。I2C、I2S、PLL、FIFO の各 IP と Processing System でリファレンス設計の一部が形成されます。

上記のリファレンス設計を作成するために使用される手順は次のとおりです。

周辺インターフェイスの IP コアを生成
Vivado でカスタムオーディオコーデックリファレンス設計を作成
リファレンス設計定義ファイルを作成
リファレンス設計を検証

1. HDL ワークフローアドバイザーを使用して周辺インターフェイスの IP コアを生成

この例の場合は次のようになります。

I2C IP は、Stateflow ブロックを使用してモデル化し、トライステートバッファーの古い形式の VHDL コードも使用して開発されます。
I2S IP は、Simulink でモデル化して開発されます。

1.1 I2C IP の作成

オーディオコーデック ADAU1761 を設定するための I2C IP の作成については、IP Core Generation of an I2C Controller IP to Configure the Audio Codec Chipの記事を参照してください。

1.2 I2S IP の作成

Simulink で、I2S プロトコルを実装する MATLAB 関数を含むモデルを設計します。

modelname = 'hdlcoder_I2S_adau1761';
open_system(modelname);

モデルでテストベンチを作成して、コーデックからの着信オーディオデータを再現します。

このデータを I2S の演算を実行する Subsystem ブロックにフィードします。スコープで Subsystem の出力を検証します。

DUT サブシステムから HDL ワークフローアドバイザーを起動します。タスク 1.1 では、前に生成された I2C IP と同じ設定にします。タスク 1.2 では、ターゲットプラットフォームインターフェイスを次のように設定します。

タスク 3.2 を実行し、IP コアを生成します。

2.Vivado でカスタムオーディオコーデックリファレンス設計を作成

I2C、I2S、および FIFO の各 IP は、カスタムリファレンス設計に組み込まれます。カスタムリファレンス設計の作成については、Zynq ワークフロー用のカスタムのボードとリファレンス設計の定義の「Create and export a custom reference design using Xilinx Vivado」の節を参照してください。

このカスタムリファレンス設計を作成する際の主な注意点は次のとおりです。

ZedBoard のオーディオコーデックチップの演算について、その理論を理解していなければなりません。
FIFO は、構成に応じて既定値に設定されます。
HDL ワークフローアドバイザーを使用して生成される IP コアでは、IPCORE_CLK と AXI4_Lite_ACLK を同じクロックソースに接続します。
Vivado でブロック設計を検証するときは、未接続の端子に関するものを除き、重大な警告がないことを確認します。
このリファレンス設計では、オーディオコーデックはマスターモードで動作するように設定されます。

Zynq Soc のリファレンス設計と ZedBoard のオーディオコーデックの間で実行される信号は次のとおりです。

"Bit_clock" は、サンプリング周波数、チャネルあたりのビット数、チャネル数の積です。マスターモードでオーディオコーデックによって駆動されます。この例では、サンプリング周波数は 48 KHz、チャネル数は 2、チャネルあたりのビット数は 24 です。
"Left_right_select" は、左のオーディオチャネルのデータと右のオーディオチャネルのデータを区別します。ビットクロックと同期しています。
"Serial_data_in" は、コーデックからのアナログからデジタルに変換されたオーディオデータです。
"Serial_data_out" は、アナログ方式に変換するためにコーデックに送られるデジタルオーディオデータです。
"I2C_CLK" と "I2C_DATA" は、標準の I2C 信号です。
"ADDR0" と "ADDR1" は、I2C アドレスビットです。
"Clk_24MHz" は、コーデックで必要な 24 MHz クロック信号です。

この例で作成されるカスタムオーディオコーデックリファレンス設計は次のようになります。

3.リファレンス設計定義ファイルを作成

次のコードは、上記のリファレンス設計に対する ZedBoard リファレンス設計定義ファイル plugin_rd.m の内容を記述したものです。カスタムボードを定義して登録する方法の詳細については、Zynq ワークフロー用のカスタムのボードとリファレンス設計の定義の例を参照してください。

次のコマンドを使用して ZedBoard フォルダーに移動します。

unzip('ZedBoard.zip');
addpath(genpath('ZedBoard'));

IP コアファイル、XDC ファイル、plugin_rd ファイルなど、リファレンス設計に必要なすべてのファイルを MATLAB パスの "ZedBoard" フォルダー内に次の階層を使用して追加します。ユーザーが生成した IP コアファイルは +vivado フォルダーに含めます。plugin_rd.m、tcl ファイル、および xdc ファイルは、+vivado_audio_filter_2017_2 フォルダーのようなリファレンス設計プラグインフォルダーに含めます。

4.リファレンス設計を検証

リファレンス設計とリファレンス設計内のインターフェイスが想定どおりに機能することを確認するには、アルゴリズム IP を介してオーディオの送信のみを行う Simulink モデルを設計し、リファレンス設計と統合して ZedBoard でテストします。ユーザーにオーディオループバックが聞こえなければなりません。

modelname = 'hdlcoder_audio_pass_through';
open_system(modelname);

モデル内のインターフェイスを次のように選択します。

モデルから IP コアを生成してオーディオコーデックリファレンス設計に統合する方法については、Zynq ボードを使用したライブオーディオ入力のオーディオフィルターの実行の例を参照してください。

Zynq ボードのオーディオ システム用のリファレンス設計のオーサリング