Real Burst Q-less QR Decomposition with Forgetting Factor Whole R Output

無限の行数をもつ実数値の行列の Q-less QR 分解

R2022b 以降

• 

ライブラリ:
Fixed-Point Designer HDL Support / Matrices and Linear Algebra / Matrix Factorizations

説明

Real Burst Q-less QR Decomposition with Forgetting Factor Whole R Output ブロックは QR 分解を使用してサイズを抑えた QR 分解 A = QR の上三角因子 R を計算します (Q は計算しません)。A は、ストリーミング データを表す実数値の無限大の tall 行列です。

正則化パラメーターが非ゼロの場合、Real Burst Q-less QR Decomposition with Forgetting Factor Whole R Output ブロックは A の行を因数分解する前に最初の上三角因子 R を λI_n に初期化します。ここで、λ は正則化パラメーター、I_n = eye(n) です。

例

Implement Hardware-Efficient Real Burst Q-less QR with Forgetting Factor

Use the hardware-efficient Real Burst Q-less QR Decomposition with Forgetting Factor Whole R Output block.

• スクリプトを開く

端子

入力

A(i,:) — 実数行列 A の行

ベクトル

実数行列 A の行。ベクトルとして指定します。A はストリーミング データの無限大の tall 行列です。A が固定小数点データ型を使用する場合、A は符号付きで、2 進小数点スケーリングを使用しなければなりません。傾きとバイアス表現は固定小数点データ型ではサポートされていません。

データ型: single | double | fixed point

validIn — 入力が有効であるかどうか

Boolean スカラー

入力が有効であるかどうか。boolean スカラーとして指定します。この制御信号は A(i,:) 入力端子からのデータが有効であるかどうかを示します。この値が 1 (true) で ready の値が 1 (true) の場合、ブロックは A(i,:) 入力端子の値を取得します。この値が 0 (false) の場合、ブロックは入力サンプルを無視します。

true の validIn 信号を送信してから、ready が false に設定されるまでに、多少の遅延が生じることがあります。すべてのデータが確実に処理されるように、別の true の validIn 信号を送信するときは、ready が false に設定されるまで待たなければなりません。

データ型: Boolean

restart — 内部状態をクリアするかどうか

Boolean スカラー

内部状態をクリアするかどうか。boolean スカラーとして指定します。この値が 1 (true) の場合、ブロックは現在の計算を停止し、すべての内部状態をオフにします。この値が 0 (false) で validIn の値が 1 (true) の場合、ブロックは新しいサブフレームを開始します。

データ型: Boolean

出力

R — サイズを抑えた QR 分解行列 R

ベクトル

サイズを抑えた QR 分解行列 R。ベクトルとして返されます。R は上三角行列です。行列 R のサイズは n 行 n 列です。R のデータ型は A と同じです。

データ型: single | double | fixed point

validOut — 出力データが有効であるかどうか

Boolean スカラー

出力データが有効であるかどうか。boolean スカラーとして指定します。この制御信号は出力端子 R(i,:) のデータが有効であるかどうかを示します。この値が 1 (true) の場合、ブロックは行列 R を正常に計算しています。この値が 0 (false) の場合、出力データは有効ではありません。

データ型: Boolean

ready — ブロックの準備が整っているかどうか

Boolean スカラー

ブロックの準備が整っているかどうか。boolean スカラーとして返されます。この制御信号は新しい入力データに対するブロックの準備が整っているかどうかを示します。この値が 1 (true) で validIn が 1 (true) の場合、ブロックは入力データを次のタイム ステップで受け入れます。この値が 0 (false) の場合、ブロックは入力データを次のタイム ステップで無視します。

true の validIn 信号を送信してから、ready が false に設定されるまでに、多少の遅延が生じることがあります。すべてのデータが確実に処理されるように、別の true の validIn 信号を送信するときは、ready が false に設定されるまで待たなければなりません。

データ型: Boolean

パラメーター

行列 A の列数 — 入力行列 A の列数

4 (既定値) | 正の整数値のスカラー

入力行列 A の列数。正の整数値スカラーとして指定します。

プログラムでの使用

ブロック パラメーター: n

型: 文字ベクトル

値: 正の整数値のスカラー

既定の設定: 4

忘却係数 — 行列の各行を因数分解した後に適用される忘却係数

0.99 (既定値) | 実数の正のスカラー

行列の各行を因数分解した後に適用される忘却係数。実数の正のスカラーとして指定します。A の各行に無限に入力されるたびに、出力が更新されます。

プログラムでの使用

ブロック パラメーター: forgetting_factor

型: 文字ベクトル

値: 実数の正のスカラー

既定の設定: 0

正則化パラメーター — 正則化パラメーター

0 (既定値) | 非負の実数スカラー

正則化パラメーター。非負の実数スカラーとして指定します。正則化パラメーターを小さい正の値にすると、問題の調整を向上させ、推定値の分散を小さくすることができます。バイアスがありますが、推定値の分散が小さいと、多くの場合、最小二乗推定値と比べて平均二乗誤差が小さくなります。

プログラムでの使用

ブロック パラメーター: regularizationParameter

型: 文字ベクトル

値: 非負の実数スカラー

既定の設定: 0

アルゴリズム

実装方法の選択

シストリック実装はスペースの制約よりも計算速度を優先します。一方、バーストによる実装は演算速度を犠牲にしてスペースの制約を優先します。次の表は、行列の分解と連立線形方程式の求解に使用できる実装間のトレードオフを示しています。

実装	スループット	レイテンシ	領域
シストリック	C	O(n)	O(mn2)
部分的なシストリック	C	O(m)	O(n2)
忘却係数を使用する部分的なシストリック	C	O(n)	O(n2)
バースト	O(n)	O(mn)	O(n)

ここで、C はデータの語長に比例する定数、m は行列 A の行数、n は行列 A の列数です。

用途に適したブロックの選択に関する追加の考慮事項については、Choose a Block for HDL-Optimized Fixed-Point Matrix Operationsを参照してください。

AMBA AXI ハンドシェイク プロセス

このブロックでは AMBA AXI ハンドシェイク プロトコル [1] を使用しています。データと制御情報の転送に valid/ready ハンドシェイク プロセスが使用されます。この双方向の制御メカニズムにより、マネージャーと配下の間で情報をやり取りするレートをマネージャーと配下の双方で制御できます。valid 信号はデータが使用可能であることを示します。ready 信号はブロックでデータを受け入れ可能であることを示します。valid 信号と ready 信号の両方が High の場合にのみデータの転送が行われます。

ブロックのタイミング

"Burst Q-less QR Decomposition with Forgetting Factor Whole R Output" のブロックは、行列 A を行単位で受け入れて処理します。最初の m 個の行を受け入れた後、ブロックは行列 R のベクトルとしての出力を開始します。その後、ブロックは行が入力されるたびに行列 R を計算します。

たとえば、入力行列 A が 3 行 3 列であるとします。また、validIn のアサートが ready よりも前、つまり上流のデータ ソースが QR 分解よりも速いと仮定します。

この図で次のとおりです。

• A1r1 は 1 つ目の行列 A の 1 行目、R1 は 1 つ目の行列 R などのようになります。

• validIn から ready まで — 行が正常に入力されてから、ブロックで次の行の受け入れ準備ができるまで。

• validIn から validOut まで — 行が正常に入力されてから、ブロックで対応する解の出力が開始されるまで。

• validOut から ready まで — ブロックで解の出力が開始されてから、ブロックで次の行列入力の受け入れ準備ができるまで。

次の表に、"Burst Q-less QR Decomposition with Forgetting Factor Whole R Output" のブロックのタイミングの詳細を示します。

ブロック	validIn から ready まで (サイクル)	validIn から validOut まで (サイクル)	validOut から ready まで (サイクル)
Real Burst Q-less QR Decomposition with Forgetting Factor Whole R Output	(wl + 5)*n + 2 + n	(wl + 5)*n + 2 + n - 1	1
Complex Burst Q-less QR Decomposition with Forgetting Factor Whole R Output	(wl*2 + 11)*n + 2 + n	(wl*2 + 11)*n + 2 + n - 1	1

この表で、m は行列 A の行数を表しており、n は行列 A の列数です。wl は A の語長を表しています。

• A のデータ型が固定小数点の場合、wl は語長です。

• A のデータ型が double の場合、wl は 53 です。

• A のデータ型が single の場合、wl は 24 です。

ハードウェア リソースの使用

このブロックは、Simulink^® HDL ワークフロー アドバイザーを使用した HDL コード生成をサポートしています。例については、Simulink モデルからの HDL コード生成と FPGA 合成 (HDL Coder)およびImplement Digital Downconverter for FPGA (DSP HDL Toolbox)を参照してください。

この例のデータは、Xilinx^® Zynq^® UltraScale™ + RFSoC ZCU111 評価ボードでブロックを合成して生成したものです。合成ツールは Vivado^® v.2020.2 (win64) です。

合成に使用したパラメーターは次のとおりです。

• ブロック パラメーター:

  • n = 16

  • 行列 A の次元: inf 行 16 列

• 入力データ型: sfix16_En14

• ターゲット周波数: 300 MHz

次の各表に、配置配線後のリソース使用状況の結果とタイミングの概要をそれぞれ示します。

リソース	使用	使用可能	使用率 (%)
CLB LUT	8015	425280	1.88
CLB レジスタ	8289	850560	0.97
DSP	16	4272	0.37
ブロック RAM タイル	0	1080	0.00
URAM	0	80	0.00

	値
要件	3.3333 ns
データ パス遅延	2.872 ns
スラック	0.441 ns
クロック周波数	345.74 MHz

参照

[1] "AMBA AXI and ACE Protocol Specification Version E." https://developer.arm.com/documentation/ihi0022/e/AMBA-AXI3-and-AXI4-Protocol-Specification/Single-Interface-Requirements/Basic-read-and-write-transactions/Handshake-process

拡張機能

C/C++ コード生成

Simulink® Coder™ を使用して C および C++ コードを生成します。

傾きとバイアス表現は固定小数点データ型ではサポートされていません。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロック プロパティ

一般
ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。

制限

固定小数点データ型のみをサポートします。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

バージョン履歴

R2022b で導入

参考

Complex Burst Q-less QR Decomposition with Forgetting Factor Whole R Output | Real Burst Q-less QR Decomposition Whole R Output

トピック

• Choose a Block for HDL-Optimized Fixed-Point Matrix Operations