Stop Simulation

入力が非ゼロの場合にシミュレーションを停止

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ライブラリ:
Simulink / Sinks
HDL Coder / Sinks

説明

Stop Simulation ブロックは、入力が非ゼロの場合にシミュレーションを停止します。シミュレーションは、停止前に、現在のタイム ステップを終了します。ブロックの入力がベクトルである場合、ベクトルの非ゼロ要素により、シミュレーションが停止します。

Stop Simulation ブロックを For Iterator Subsystem で使用した場合、各タイム ステップのサブシステムにおける "すべて" の反復の実行終了後にアクションの停止が行われます。次のタイム ステップの開始まで、アクションの停止が実行に割り込むことはありません。

Stop Simulation ブロックを使用してシミュレーションを一時停止させることはできません。シミュレーションを一時停止するブロックを作成するには、Assertion ブロックを使用したシミュレーションの一時停止を参照してください。

例

Stop Simulation ブロックと Relational Operator ブロックの併用

この例では、Stop Simulation ブロックを Relational Operator ブロックと合わせて使用して、シミュレーションの停止時間を制御する方法を示します。モデルのシミュレーションを実行するとき、シミュレーション時間が 10 に達すると、モデルはシミュレーションを停止します。

拡張例

アンチロック ブレーキ システムのモデル化

この例では、単純なアンチロック ブレーキ システム (ABS) をモデル化する方法を示します。このモデルでは急ブレーキの条件下で自動車の動的動作をシミュレートします。このモデルは、多輪自動車のモデルを作成するために何回でも複製できる単一の車輪を表しています。

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端子

入力

Port_1 — 入力信号

スカラー | ベクトル | 行列

入力信号が非ゼロの場合にシミュレーションを停止します。この端子は、double または Boolean データ型の実数の信号を受け入れます。

データ型: double | Boolean

ブロックの特性

データ型	Boolean | double
直達	いいえ
多次元信号	いいえ
可変サイズの信号	いいえ
ゼロクロッシング検出	いいえ

拡張機能

C/C++ コード生成

Simulink® Coder™ を使用して C および C++ コードを生成します。

量産コードには推奨されません。組み込みシステムでよく見られる速度とメモリに関するリソースの制限と制約に関連します。生成されたコードにはメモリの動的な割り当てと解放、再帰、メモリ オーバーヘッドの増加、および広範囲で変化する実行時間が含まれることがあります。リソースが十分な環境ではコードが機能的に有効で許容できても、小規模な組み込みターゲットではそのコードをサポートできないことはよくあります。通常、ブロックは量産コードに適する方向に展開します。このため、量産コードに適したブロックはそのままにしておきます。

停止条件が真の場合、生成されたコードは実行を停止します。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL アーキテクチャ

アーキテクチャ	説明
No HDL	このブロックには HDL コードを生成しないでください。

HDL ブロック プロパティ

PreserveUpstreamLogic

接続されていないロジックの削除を制御します。既定の設定は off です。つまり、接続されていないロジックは HDL コードで維持されません。詳細については、PreserveUpstreamLogic (HDL Coder)を参照してください。

PLC コード生成
Simulink® PLC Coder™ を使用して構造化テキスト コードを生成します。

バージョン履歴

R2006a より前に導入

参考

トピック

• 対話によるモデルのシミュレーション