Hyperbolic Tangent HDL Optimized

CORDIC ベースの双曲線正接を計算して最適化された HDL コードを生成

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ライブラリ:
Fixed-Point Designer HDL Support / Math Operations

説明

Hyperbolic Tangent HDL Optimized ブロックは、x の双曲線正接を返します。これは HDL コード生成用に最適化された CORDIC ベースの実装を使用して計算されます。

例

ハードウェア効率に優れた双曲線正接の実装

ハードウェア効率に優れた双曲線正接を実装します。

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How to Set CORDIC Input Word Length and Maximum Shift Value to Achieve Desired Precision

Provides a starting point for the input data type and number of iterations or maximum shift value required for the CORDIC algorithm to achieve a desired accuracy.

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端子

入力

x — 角度 (ラジアン単位)

実数の有限のスカラー

角度 (ラジアン単位)。実数の有限のスカラーとして指定します。[x] が固定小数点データ型またはスケーリングされた double データ型の場合、[x] は 2 進小数点スケーリングを使用しなければなりません。傾きとバイアス表現は固定小数点データ型ではサポートされていません。

データ型: single | double | fixed point

validIn — 入力が有効であるかどうか

Boolean スカラー

入力が有効であるかどうか。boolean スカラーとして指定します。この制御信号は [x] 入力端子からのデータが有効であるかどうかを示します。この値が 1 (true) の場合、ブロックは [x] 入力端子の値を取得します。この値が 0 (false) の場合、ブロックは入力サンプルを無視します。

データ型: Boolean

出力

y — x の双曲線正接

スカラー

[x] の値の双曲線正接。スカラーとして返されます。[y] の値は [x] の双曲線正接の CORDIC ベースの近似です。関数への入力が浮動小数点である場合、出力のデータ型は入力のデータ型と同じです。入力が固定小数点データ型の場合、出力の語長は入力と同じになり、小数部の長さは語長から 2 を引いた数と等しくなります。

データ型: single | double | fixed point

validOut — 出力データが有効であるかどうか

Boolean スカラー

出力データが有効であるかどうか。boolean スカラーとして返されます。この制御信号の値が 1 (true) の場合、ブロックは出力 [y] を正常に計算しています。この値が 0 (false) の場合、出力データは有効ではありません。

データ型: Boolean

ready — ブロックの準備が整っているかどうか

Boolean スカラー

ブロックの準備が整っているかどうか。boolean スカラーとして返されます。この制御信号は新しい入力データに対するブロックの準備が整っているかどうかを示します。この値が 1 (true) で [validIn] の値が 1 (true) の場合、ブロックは入力データを次のタイム ステップで受け入れます。この値が 0 (false) の場合、ブロックは入力データを次のタイム ステップで無視します。

データ型: Boolean

アルゴリズム

CORDIC

CORDIC は、COordinate Rotation DIgital Computer の略語です。ギブンス回転に基づく CORDIC アルゴリズムは、Shift-Add 反復演算のみを必要とするため、ハードウェア効率が最も優れたアルゴリズムの 1 つです (参考文献を参照)。CORDIC アルゴリズムは、明示的な乗数を必要としません。CORDIC を使用すると、正弦関数、余弦関数、逆正弦関数、逆余弦関数、逆正接関数、ベクトル振幅関数などのさまざまな関数を計算できます。また、このアルゴリズムは除算、平方根、双曲線、対数などの関数にも使用できます。

CORDIC アルゴリズムの精度は、使用されるデータ型と CORDIC カーネルの最大シフト値または最大反復回数の関数になります。より語長が長いデータ型を使用し、CORDIC アルゴリズムの反復回数を増やすほど、結果の数値誤差を減らすことができます。ただし、これを行うと計算のレイテンシも増加し、より多くのハードウェア リソースが利用されます。詳細については、How to Set CORDIC Input Word Length and Maximum Shift Value to Achieve Desired Precisionを参照してください。

このブロックは CORDIC アルゴリズムの反復回数 niters を入力のデータ型に基づいて自動的に決定します。

入力 [x] のデータ型	niters
single	23
double	52
固定小数点	[x] の語長から 1 を引いた数。CORDIC の最小反復回数は 7 です。

ハードウェア効率に優れた固定小数点演算

Hyperbolic Tangent HDL Optimized ブロックは、2 進小数点スケーリングをもつ固定小数点データの HDL コード生成をサポートしています。これはこの適用例に留意して設計されていて、ハードウェア固有のセマンティクスと最適化を採用します。これらの最適化の 1 つにリソース共有があります。

複雑なアルゴリズムを FPGA デバイスや ASIC デバイスに展開する場合、対象の計算のリソースの使用率とその合計スループットの間にトレードオフが発生することがよくあります。完全にパイプライン化され、並列化されたアルゴリズムのスループットは最大となりますが、実際のデバイスで展開するには過度にリソース集約的である場合があります。1 つ以上のコア計算回路にスケジューリング ロジックを実装することで、計算全体でリソースの再利用が可能になります。結果として、合計スループットは低下しますが、実装ではフットプリントがより小さくなります。リソースを共有する設計は全体的なレイテンシ要件を満たすことができるため、これはたいていの場合、許容可能なトレードオフです。

Hyperbolic Tangent HDL Optimized ブロックの主要な計算単位のすべては、計算ライフ サイクル全体で再利用されます。これには、ギブンス回転の実行に使用される CORDIC 回路だけでなく、角度の更新に使用される加算器と乗算器も含まれます。これにより、FPGA デバイスや ASIC デバイスへの展開時に DSP リソースとファブリック リソースの両方を節約できます。

Hyperbolic Tangent HDL Optimized ブロックとインターフェイスをとる方法

Hyperbolic Tangent HDL Optimized ブロックは、[ready] 出力が High のとき (ブロックが新しい計算を行う準備ができたことを示す)、データを受け入れます。入力データをブロックに送信するには、[validIn] 信号をアサートしなければなりません。ブロックに入力値が正常に登録されると、[ready] 信号はデアサートされます。その後、新しい入力を送るには、信号が再びアサートされるのを待たなければなりません。このプロトコルの概要は、次の波形図にまとめられます。ブロックが入力データを受け入れる準備ができていなかったために、ブロックへの 1 つ目の有効な入力が破棄されたことに注目してください。

ブロックが計算を終え、出力を送信する準備ができると、1 クロック サイクルの間、[validOut] をアサートします。次に、[ready] がアサートされ、ブロックが新しい入力値を受け入れる準備ができたことを示します。

参照

[1] Volder, Jack E. “The CORDIC Trigonometric Computing Technique.” IRE Transactions on Electronic Computers. EC-8, no. 3 (Sept. 1959): 330–334.

[2] Andraka, Ray. “A Survey of CORDIC Algorithm for FPGA Based Computers.” In Proceedings of the 1998 ACM/SIGDA Sixth International Symposium on Field Programmable Gate Arrays, 191–200. https://dl.acm.org/doi/10.1145/275107.275139.

[3] Walther, J.S. “A Unified Algorithm for Elementary Functions.” In Proceedings of the May 18-20, 1971 Spring Joint Computer Conference, 379–386. https://dl.acm.org/doi/10.1145/1478786.1478840.

[4] Schelin, Charles W. “Calculator Function Approximation.” The American Mathematical Monthly, no. 5 (May 1983): 317–325. https://doi.org/10.2307/2975781.

拡張機能

C/C++ コード生成

Simulink® Coder™ を使用して C および C++ コードを生成します。

傾きとバイアス表現は固定小数点データ型ではサポートされていません。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロック プロパティ

一般
ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。

制限

固定小数点データ型のみをサポートします。

バージョン履歴

R2020a で導入

参考

関数

• cordictanh