RF ネットワークの設計

高水準の仕様から RF フィルターとマッチング ネットワークを設計します。RLC 集中定数素子や伝送線路などの物理特性に特徴がある RF コンポーネントを使用して、任意のネットワークを構築します。

N ポート Touchstone のような業界標準のデータファイル形式で読み書きを行います。S パラメーターをカスケードし、S パラメーターのデータを使用して RF ネットワークを設計します。

RF 解析

RF ネットワークの周波数領域解析を行い、VSWR やゲイン、群遅延などのメトリクスを計算します。カスケード コンポーネントに関する入出力の反射係数、安定性係数、ノイズ指数を計算します。

ローカルおよびグローバルの最適化アルゴリズムによって、マッチング ネットワークの設計を最適化します。

有理近似

有理近似アルゴリズムを使用して、周波数領域のデータ (S パラメーターなど) から等価なラプラス伝達関数を抽出します。

極の精度と数を制御して実数/複素数を管理します。データと近似の受動性を確認して適用します。等価な極と零点を抽出します。結果として得られる近似を RF Blockset でシミュレーションに使用するか、同等の Spice ネットリストまたは Verilog-A モジュールとしてエクスポートします。

シグナル インテグリティ

有理近似を使用して、シングルエンドや高速差動伝送線路などの線形周波数依存コンポーネントや、連続時間線形等化器 (CTLE) などのアナログ コンポーネントをモデル化します。

モデルの次数削減を使用して、(逆高速フーリエ変換と比較し) 一定の精度でよりシンプルなモデルを実現します。DC への外挿でゼロ位相を適用し、ノイズの過適合を回避します。時間領域シミュレーションのためのシステムモデルの因果関係と受動性を保証します。

SerDes 設計用に、SerDes Toolbox でチャネルモデルを使用するか、またはそれを Simulink ブロックや同等の Spice ネットリスト、または Verilog-A モジュールとしてエクスポートします。