atan2

4 象限逆正接の計算

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ライブラリ:
Motor Control Blockset / Controls / Math Transforms
Motor Control Blockset HDL Support / Controls / Math Transforms

説明

atan2 ブロックは、2 つの実数に対する 4 象限逆正接を実行します。

方程式

ブロックによる 4 象限逆正接 (θ) の計算方法は次の方程式で記述されます。

$$Theta=\text{atan2}(A,B)=\{\begin{array}{l}\arctan \left(\frac{A}{B}\right)\text{ if B>0,}\\ \arctan \left(\frac{A}{B}\right)+\pi \text{ if B<0 and A}\ge \text{0,}\\ \arctan \left(\frac{A}{B}\right)-\pi \text{ if B<0 and A<0,}\\ +\frac{\pi }{2}\text{ if B=0 and A>0, }\\ -\frac{\pi }{2}\text{ if B=0 and A<0,}\\ undefined\text{ if B=0 and A=0}\text{.}\end{array}$$

ここで、

$$-\pi <Theta\le \pi \text{ (Radians)}$$

端子

入力

A — y 座標の値 (実数)

スカラー

ブロックに入力として提供する y 軸上の実数。

データ型: single | double | fixed point

B — x 座標の値 (実数)

スカラー

ブロックに入力として提供する x 軸上の実数。

データ型: single | double | fixed point

出力

θ — 逆正接で表される角度

スカラー

逆正接で表される角度。これは、指定された点 (x,y) への原点からのベクトルと正の x 軸で形成される角度です。

データ型: single | double | fixed point

次の図は、x-y 座標平面における入力値 A、B と逆正接の表現を示しています。

パラメーター

近似法 — atan2 の計算に使用される近似のタイプ

なし (既定値) | CORDIC | Lookup

ブロックで atan2 の計算に使用する近似のタイプ:

• なし — ブロックでいずれの近似も使用しません。

• CORDIC — ブロックで Coordinate Rotation Digital Computer (CORDIC) アルゴリズムに基づく近似を使用します。

• Lookup — ブロックでルックアップ テーブルに基づく近似を使用します。

メモ

このブロックをコード生成に使用する場合:

• single データ型には [なし] オプションが適しています。

• FPGA 展開には [CORDIC] オプションが適しています。

• 固定小数点データ型には [Lookup] オプションが適しています。

出力単位 — 出力値の単位

ラジアン (既定値) | pu

出力値の単位。

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加の構成オプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロック プロパティ

ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。
SharingFactor	単一の共有リソースにマッピングされる、機能的に等価なリソースの数。既定の設定は 0 です。リソース共有 (HDL Coder)も参照してください。

制限

サードパーティ (3p) シミュレーションを実行する場合、内部の三角関数では浮動小数点データ型を使用しているため、ブロックでのシミュレーション結果にわずかな不一致 (1e-7 オーダー) が生じる可能性があります。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

バージョン履歴

R2020a で導入