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HDL Verifier
HDL Verifier™と、 FPGA、ASIC、および SoC のVHDL®およびVerilog®デザインをテストおよび検証できます。MATLAB® Simulink®またはTGとのコシミュレーションを使用して、 Siemens® またはQuesta®で実行されるテストベンチで RTL を検証できます。 ModelSim®、 Cadence® Xcelium™、およびXilinx® Vivado®シミュレーター。これらの同じテストベンチを FPGA 開発ボードで再利用して、ハードウェア実装を検証できます。
HDL Verifier は、 RTL テストベンチおよび完全な Universal Verification Methodology (UVM) 環境用の SystemVerilog 検証モデルを生成します。これらのモデルは、 Questa、 Xcelium、およびVivadoシミュレータ、およびSynopsys®シミュレータでネイティブに実行されます。 SystemVerilog ダイレクト プログラミング インターフェイス (DPI) 経由の VCS。
HDL Verifier は、 Xilinx、 Intel®、およびMATLABのマイクロチップ ボードの実装をデバッグおよびテストするためのツールを提供します。 。デザインにプローブを挿入し、トリガー条件を設定して内部信号をMATLABにアップロードして、視覚化と分析を行うことができます。
HDL Verifier 入門
HDL Verifier の基礎を学ぶ
協調シミュレーションによる検証
HDL シミュレータとMATLABおよびSimulink間の協調シミュレーション
FPGAハードウェアによる検証
ハードウェア設計の検証とデバッグのために、FPGA ボードをMATLABおよびSimulinkに接続します。
ASICテストベンチ
ASIC および高度な FPGA 設計用のテストベンチを生成
検証と HDL コード生成の統合
HDL Coder™で生成された HDL コードを検証するためのテストベンチを生成する
HDL Verifier でサポートされているハードウェア
Xilinx、 Intel、Microchip FPGA ボードなどのサードパーティ ハードウェアのサポート