FPGA/ASIC実装

FPGA/ASIC開発期間を短縮するHDLコード生成と検証 モデルベースデザインによるFPGA/ASIC開発をテーマに、固定小数点シミュレーションと設定の最適化、HDLコード生成によるASIC/FPGA開発、手書きHDLのテストベンチおよびテストの高速化、Programmable SoC（ARM/FPGA）実装について、デモを交えて解説します。

HDL Coderを利用した速度・面積の最適化 HDL Coderを利用して速度・面積を探索しながらASIC/FPGA実装用Verilog/VHDLコードを生成するワークフローをデモンストレーションを交えてご紹介します。

ハード/ソフト用アルゴリズムの協調設計 ～モデルベースデザインによるProgrammable SoC実装～ MATLAB/Simulinkによるモデルベースデザインを活用して、Xilinx ZynqやIntel SoC FPGAなどのProgrammable SoCに実装する方法を解説します。

HDL Coder State Control Block Use the HDL Coder State Control block to tag a subsystem and the hierarchy below it for implementation in hardware.

FFT and IFFT HDL Optimized GSPS Signal Processing Sample input data in parallel to achieve gigasample per second (GSPS) signal processing using DSP System Toolbox FFT and IFFT HDL Optimized blocks and HDL Coder.

Logic Analyzer Overview R2016bでDSP System Toolboxに追加された可視化機能ロジック・アナライザーについてご紹介します。 ロジック・アナライザーを使うことで、従来のScopeではできなかった、沢山のSimulink信号をロギングし、素早くデバッグすることができるようになります。

FPGA/ASICのネイティブ浮動小数点実装（日本語吹き替え・字幕） ダイナミックレンジが非常に広いアプリケーションを、FPGAやASICに実装したい場合、固定小数点では十分な演算精度が得られなかったり、設計に多大な時間を要することがあります。HDL Coderのネイティブ浮動小数点実装機能は、内部がブラックボックスではなく可読性の良いVHDL/Verilogのコードを生成し、IEEE-754に準拠した浮動小数点演算を高精度かつコンパクトに各社FPGAやASICに実装することができます。

FPGAリアルタイム信号のプロービングを行うFPGAデータ・キャプチャ（日本語吹き替え・字幕） FPGAで問題が発生したときのデバッグは、内部信号を可視化するのが難しいため非常に困難です。 オプションHDL VerifierのFPGAデータ・キャプチャ機能を使用すると、既存のHDLコードに、FPGA内をプローブするコンポーネントを追加して、FPGA内部信号をMATLABまたはSimulinkで解析することができます。

いまからはじめる固定小数点設計 Part 1：理論編 信号処理などのアルゴリズムをFPGAに実装するためには固定小数点設計を適切に行う必要がありますが、固定小数点設計を初めて経験される方、FPGAの取り扱いに慣れていない方にとっては非常に難しいプロセスの一つです。本Webセミナーでは、固定小数点設計において重要になる数体系や丸め誤差などの概念をわかりやすく説明します。

いまからはじめる固定小数点設計 Part 2: 実践編 信号処理などのアルゴリズムをFPGAに実装するためには固定小数点設計を適切に行う必要がありますが、固定小数点設計を初めて経験される方、FPGAの取り扱いに慣れていない方にとっては非常に難しいプロセスの一つです。本Webセミナーでは、MATLAB/Simulinkを使って効率的に固定小数点設計を行い、固定小数点化によるインプリロスを確認しながら、最終的にHDL生成、FPGA実装までを行うフローについてご紹介します。

C/HDLコード生成に向けたSimulinkの固定小数点最適化 Simulinkの固定小数点最適化機能をご紹介します。

SimscapeプラントモデルのFPGAアクセラレーション SimscapeプラントモデルのFPGAアクセラレーション