Accelerating the pace of engineering and science

Simulink Design Verifier

設計エラーの特定、テスト ケースの生成、要求仕様に対する設計の検証

Simulink Design Verifier™ は形式的手法を使用して、大規模なシミュレーションを実行せずに、モデルの隠れた設計エラーを特定します。また、整数オーバーフロー、デッド ロジック、配列アクセス違反、ゼロ除算および要求仕様違反を引き起こす、モデルのブロックを特定します。各エラーに対して、デバッグのためのエラー再現用シミュレーション テスト ケースを生成します。

Simulink Design Verifier は、モデル カバレッジとカスタム オブジェクティブ用のテスト入力を生成します。また、既存のテスト ケースの強化と拡張が可能です。これらのテスト ケースを使用して、モデルが、条件、判定、変更条件/判定カバレッジ (MCDC) およびカスタム カバレッジ オブジェクティブを満たすようにすることができます。

Simulink Design Verifier のモデル スライサー ツールは、動的解析と静的解析の組み合わせを使用して、モデルの問題のある部分を切り離します。また、端子、信号およびブロックの機能的な依存関係を強調表示およびトレースし、解析のために大規模なモデルをより小さなスタンドアロン モデルにスライスすることができます。サブシステムの出力に影響を及ぼしているブロックを表示し、複数のスイッチと論理ブロックを経由する信号の経路をトレースすることができます。

IEC Certification Kit (ISO 26262 および IEC 61508 用) および DO Qualification Kit (DO-178 用) を通じて、業界標準のサポートが可能です。

医療機器開発におけるモデルベースデザイン

Web セミナーを表示する

評価版Simulink Design Verifier

評価版ソフトウェアを入手する

製品評価版の入手
または製品の購入

Paul Urban

新着情報

Paul Urban、 Simulink Design Verifier 技術エキスパート

技術リソース

ユーザコミュニティ (英語)