Simulink Design Verifier

設計エラーの特定、テスト ケースの生成、要求仕様に対する設計の検証

Simulink Design Verifier™ は形式的手法を使用して、大規模なシミュレーションを実行せずに、モデルの隠れた設計エラーを特定します。また、整数オーバーフロー、デッド ロジック、配列アクセス違反、ゼロ除算および要求仕様違反を引き起こす、モデルのブロックを特定します。各エラーに対して、デバッグのためのエラー再現用シミュレーション テスト ケースを生成します。

Simulink Design Verifier は、モデル カバレッジとカスタム オブジェクティブ用のテスト入力を生成します。また、既存のテスト ケースの強化と拡張が可能です。これらのテスト ケースを使用して、モデルが、条件、判定、変更条件/判定カバレッジ (MCDC) およびカスタム カバレッジ オブジェクティブを満たすようにすることができます。

Simulink Design Verifier のモデル スライサー ツールは、動的解析と静的解析の組み合わせを使用して、モデルの問題のある部分を切り離します。また、端子、信号およびブロックの機能的な依存関係を強調表示およびトレースし、解析のために大規模なモデルをより小さなスタンドアロン モデルにスライスすることができます。バリアント リデューサー ツールを使い、アクティブなバリアント コンフィギュレーションに基づいてスライス モデルを作成することで、複数のバリアントを含むモデルを簡略化することができます。

IEC Certification Kit (ISO 26262 および IEC 61508 用) および DO Qualification Kit (DO-178 用) を通じて、業界標準のサポートが可能です。


機能

設計エラー検出

特定の動的実行シナリオが発生するかどうか、およびそのシナリオが発生する条件を見つけます。

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テスト ケースの入力の生成

モデル カバレッジなどの構造検証手法を使用して、モデルの使用されていないシミュレーション経路を特定することができます。

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モデル スライサーによる問題のある動作の分離

動的解析と静的解析を組み合わせて使用して依存関係をトレースすることにより、モデルの対象動作を分離します。

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バリアント リデューサーを使用してバリアント システムを簡略化

アクティブなバリアント コンフィギュレーションのみを含む簡略化されたスタンドアロン モデルを作成します。

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要求仕様ベースの検証

MATLAB 関数、Simulink および Stateflow を使用して形式的要求仕様を表現します。

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製品リソース

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ドキュメンテーション

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関数

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ブロック

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動作環境

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技術情報

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ユーザー事例

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