Active-HDL

Active-HDL はデジタルIC 設計・検証向けの統合開発環境で、ハードウエア記述言語やC/C++ソリューションを採用しています。Active-HDLはユーザーからの要望やフィードバックを取り入れて開発を行っており、生産性の向上と使い易さを実現しています。Active-HDLは大規模FPGAと、ASICデザインをサポートしています。

FPGAとASICデザインのためのAldecのHDLベースのシミュレーション環境は、直感的なMATLABのテクニカルコンピューティング環境へのビルトインのインタフェースがあります。このインタフェースにより、ハードウェア設計の単純化、ロバストな可視化・解析ツールの提供、MATLABコードを使用したHDLテストベンチの拡張、UUTデータ解析実行、シミュレーションデータをクリアに表示することが可能です。Active-HDLのSimulinkインタフェースは、数学とシステムレベル設計のハードウェアコンポーネントとの協調検証が出来、システムを表す数学モデルと同等のターゲットHDLを置き換えることが可能です。