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捕獲条件

捕獲条件とは何ですか？

キャプチャ条件は、FPGA からどのデータをキャプチャするかを制御する論理ステートメントです。次のような場合にキャプチャ条件を使用します。

• FPGA データ キャプチャを使用して、カスタム デザインをデバッグするために有効なデータのみをキャプチャします。

• トリガー条件に基づいてキャプチャするデータをフィルタリングします。

• FPGA データ キャプチャ バッファの使用を最適化します。

• 対象となるキャプチャされたサンプルが少数しかない場合に、キャプチャされたデータを効率的に分析します。

キャプチャ条件は、1 つ以上の FPGA 信号の値比較テストで構成されます。以下に例を示します。

counter == 100

すべてのキャプチャ比較は同期的に行われます。ブール信号のエッジ条件を指定すると、IP コアは現在のサンプリング値と前のクロック サイクルのサンプリング値を比較します。

fifo_full == 'Rising edge' 

キャプチャ条件は、条件のすべての項が同じクロック サイクルで真である場合に満たされます。信号ごとに 1 つの値比較のみを使用できます。

receiver_state == 3 OR message_detected == 'High'

fifo_cnt == 0 AND fifo_pop == 'High'

キャプチャ条件で使用できる論理演算子は 1 種類のみです。AND条件とOR条件を混合することはできません。

fifo_empty == 'Rising edge' OR fifo_full == 'Rising edge' OR memctrl_state == 2

receiver_state == 3 AND message_addr == 148 AND pkt_type == 5

キャプチャ条件では複数の比較演算子を使用できます。

fifo_empty == 'Rising edge' OR fifo_full != 'LOW' OR memctrl_state == 2

receiver_state == 3 AND message_addr > 148 AND pkt_type >= 5

キャプチャ条件にはXまたはx (ドントケア値) を使用できます。比較中、キャプチャ条件はXの場所の値を無視します。キャプチャ条件が0b1X1の場合、可能なトリガー条件値は0b101または0b111です。

receiver_state == 3 AND message_addr == 148 AND pkt_type == 0b1X1

キャプチャ条件の設定

生成時に、キャプチャ条件で使用できるようにする信号を指定します。トリガーのみを含む信号、またはトリガーとキャプチャされたデータの両方を含む信号を使用できます。トリガーとして指定した信号を使用して、キャプチャ時にキャプチャ条件を変更できます。また、生成時に、キャプチャ条件を使用するためのキャプチャ条件ロジックを含めることもできます。FPGA 上のデータ キャプチャ IP コアは、MATLAB^®からキャプチャ定義を受け取り、キャプチャ イベントを検出するようにオンチップ マルチプレクサを構成します。

FPGA データ キャプチャ ツールまたはFPGA Data Readerブロックを使用する場合、 Capture ConditionタブでEnable capture condition logicパラメーターを選択し、捕獲条件。表の各行は、1 つの信号の値の比較です。信号値を結合するには、キャプチャ条件結合演算子を使用します。このタブに信号を表示するには、生成時に信号をトリガーとして指定する必要があります。

hdlverifier.FPGADataReader System object™の場合、 EnableCaptureCtrlプロパティを使用してキャプチャ条件ロジックを有効にします。次に、 setCaptureCondition、 setCaptureConditionComparisonOperator、およびsetCaptureConditionCombinationOperatorオブジェクト関数を使用してキャプチャ条件を設定します。構成を確認するには、 displayCaptureConditionオブジェクト関数を呼び出します。

トリガーとキャプチャ条件の違い

トリガー条件は、FPGA からデータをキャプチャするタイミングを制御します。トリガー条件が満たされると、データ キャプチャ IP コアはそのトリガー イベントからデータをキャプチャします。キャプチャ条件は、どのデータをキャプチャするかを制御します。データ キャプチャ IP コアは、クロック サイクルごとにキャプチャ条件を評価し、キャプチャ条件を満たすデータのみをキャプチャします。

FPGA データ キャプチャは、即時モードとトリガー モードの 2 つのモードで動作します。データ キャプチャ IP コアは、即時モードではトリガー条件をチェックせずに、トリガー モードではトリガー条件に基づいて FPGA からデータをキャプチャします。どちらのモードでもキャプチャ条件を指定できます。

キャプチャ条件を使用してキャプチャするデータをフィルタリングします。イミディエイト モードでは、キャプチャ条件を使用して、特定の条件が満たされた場合にのみデータをキャプチャします。トリガモードでは、キャプチャ条件を使用して、トリガ条件を満たした後、特定の条件が満たされた場合のみデータをキャプチャします。

データキャプチャモード	トリガー条件のみ	キャプチャ条件のみ	トリガー条件とキャプチャ条件の両方
すぐに	すべてのトリガー条件を無視します 各クロックサイクルで即座にデータをキャプチャします	キャプチャ条件が true の場合にのみデータをキャプチャします	すべてのトリガー条件を無視します キャプチャ条件が true の場合にのみデータをキャプチャします
トリガー	トリガー条件が true になるまで待機し、データをキャプチャします	サポートされていません。代わりに即時モードを使用してください	トリガー条件が true になるまで待機し、キャプチャ条件が true の場合にのみデータをキャプチャします。

参考

ツール

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オブジェクト

• hdlverifier.FPGADataReader

ブロック

• FPGA Data Reader

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• データキャプチャのワークフロー