データキャプチャの設計上の考慮事項

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捕捉する信号

FPGA データキャプチャを開始するには、生成された IP のポート名とサイズを指定する必要があります。次に、これらのポートをデザイン内のキャプチャしたい信号に接続します。ビット幅は 1 ～ 128 ビットで指定できます。キャプチャされたデータのデフォルトのデータ型は、このビット幅によって異なります。

FPGA データキャプチャツールでは、キャプチャできる信号またはビットの総数に制限はありません。FPGA 上のハードウェアリソースの使用量によってのみ制限されます。信号とキャプチャバッファの深さを選択するときは、FPGA で必要なメモリと信号配線リソースを考慮してください。

FPGA データキャプチャコンポーネントジェネレーターでは、データまたはトリガーとして使用する信号を指定できます。信号をデータとして指定すると、信号はサンプルバッファにキャプチャされてMATLAB^®に返されますが、トリガー条件やキャプチャ条件には寄与できません。データ信号は FPGA 上のメモリリソースを使用します。信号をトリガーとして指定すると、キャプチャ時にトリガー条件とキャプチャ条件を定義できますが、キャプチャされずMATLABに返されます。トリガー信号は FPGA 上のロジックリソースを使用します。信号をトリガーとデータの両方として使用するように指定することもできます。

キャプチャ時に、 MATLABまたはSimulink^®に返される変数のデータ型を構成できます。組み込み型を選択することも、 Fixed-Point Designer™を使用して固定小数点データ型を指定することもできます。Fixed-Point Designerがない場合、データキャプチャはuint8などの組み込みデータ型のみを返すことができます。この場合、組み込みデータ型のサイズ (1、8、16、32、または 64 ビット) と一致する、生成された IP のポートを指定する必要があります。

キャプチャのタイミング

データキャプチャ機能は、キャプチャを要求たびにデータの固定サイズバッファをキャプチャします。この機能は、FPGA からMATLABまたはSimulinkに連続データをストリーミングしません。バッファーをすぐにキャプチャーすることも、バッファーがいつキャプチャーされるかを制御する論理トリガー条件を構成することもできます。トリガーが検出されるサイクルに応じてキャプチャのタイミングを構成したり、トリガーイベントの複数のウィンドウのキャプチャを構成したりできます。論理キャプチャ条件を構成して、キャプチャするデータをフィルタリングすることもできます。データキャプチャ IP がトリガーを待機し、データをキャプチャし、キャプチャしたデータをMATLABに返す間、新しいキャプチャ要求を開始することはできません。したがって、FPGA からバックツーバックバッファをキャプチャすることはできません。

この機能は、継続的に観察するのではなく、特定のイベントに関する設計動作を調査したり、データを時々サンプリングしたりするために使用します。トリガー条件とキャプチャ条件の使用方法の詳細については、それぞれトリガーと捕獲条件を参照してください。

JTAG に関する考慮事項

生成されたデータキャプチャ IP は、JTAG 接続を使用する他の IP ( Altera^® SignalTap II やXilinx^® Vivado^®など) とデザイン内で共存できます。 $ロジックアナライザーコア。ただし、JTAG ケーブルを使用できるのは、これらのアプリケーションのうち 1 つだけです。他のアプリケーションで使用できるように JTAG リソースを返すには、FPGA データキャプチャツールまたはモデルを閉じるか、オブジェクトを解放する必要があります。

JTAG ケーブルの最も一般的な競合する使用法は、FPGA を再プログラムすることです。ケーブルを使用して FPGA をプログラムする前に、FPGA データキャプチャまたは AXI マネージャーの JTAG 接続を停止する必要があります。

ホストコンピュータと FPGA 間の最大データレートは、JTAG クロック周波数によって制限されます。Intel^®ボードの場合、JTAG クロック周波数は 12 または 24 MHz です。Xilinxボードの場合、JTAG クロック周波数は 33 または 66 MHz です。JTAG 周波数は、ケーブルのタイプと FPGA ボードがサポートする最大クロック周波数によって異なります。

FPGA データキャプチャと AXI Manager の同時使用

ノンブロッキングキャプチャモードでは、共通の JTAG インターフェイスを共有する FPGA データキャプチャと AXI マネージャーを同時に使用できます。FPGA データキャプチャと AXI マネージャーを切り替えるために JTAG リソースを閉じたり解放したりする必要はありません。

FPGA データキャプチャは、これら 2 つのキャプチャモードをサポートします。

ブロッキングモード — FPGA データキャプチャは、キャプチャデータの取得中にMATLABをブロックします。このキャプチャモードでは、JTAG リソースは一度に FPGA データキャプチャまたは AXI マネージャーのいずれかに割り当てられます。
ノンブロッキングモード — FPGA データキャプチャは、キャプチャデータの取得中にMATLABをブロックしません。このキャプチャモードでは、FPGA データキャプチャと AXI マネージャーを同時に使用できます。

デフォルトでは、FPGA データキャプチャはブロッキングモードに設定されています。CaptureMode hdlverifier.FPGADataReaderのSystem object™プロパティを使用して、キャプチャモードをノンブロッキングモードに変更します。キャプチャモードをノンブロッキングに変更した後、コマンドラインインターフェイスまたはグラフィカルユーザーインターフェイスを使用して、FPGA データキャプチャおよび AXI マネージャーの残りの手順を実行できます。例については、FPGA Data Capture を使用した IP コアのデバッグ (HDL Coder)を参照してください。

イーサネットに関する考慮事項

生成されたデータキャプチャ IP は、UDP AXI Manager IP などのイーサネット接続を使用する他の IP とデザイン内で共存できます。ただし、これらの IP は、異なるポートアドレスを使用して同じイーサネット MAC ハブ IP に接続する必要があります。イーサネット MAC ハブ IP の詳細については、「」を参照してください。