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機能要件のテスト

機能設計要件のテスト ケースの生成

ブロック

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Test Conditionテスト ケースでの信号値の制限
Test Objectiveテスト ケースで信号が達成しなければならないカスタム オブジェクティブを定義する
Detector入力が true となる期間の検出と、出力タイプに基づく出力が true となる期間の作成
Extender入力が true となる期間の延長
Implies特定の応答を生成する条件の指定
Within Implies目的の期間内に応答が発生するかを確認する
Verification Subsystemシミュレーション結果や生成済みのコードに影響を与えることなく、証明オブジェクティブまたはテスト オブジェクティブを指定する

関数

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sldvoptions設計検証オプション オブジェクトの作成
sldv.conditionStateflow チャートおよび MATLAB Function ブロックのテスト条件関数
sldv.testStateflow チャートと MATLAB Function ブロックのテスト オブジェクティブ関数
sldvextractサブシステムまたはサブチャートの内容を解析用の新しいモデルに抽出する
sldvtimerタイマー最適化の識別、変更、および表示
sldvoptions設計検証オプション オブジェクトの作成
sldvrunモデルの解析
sldvlogsignalsシミュレーション入力端子の値を記録する
sldvgencovモデルを解析して未達モデル カバレッジを取得する
sldvruntest入力データを使用したモデルのシミュレーション
sldvruntestoptssldvruntest または sldvruncgvtest に対するシミュレーションまたは実行オプションの生成
sldvharnessoptssldvmakeharness の既定のオプション
sldvmakeharnessハーネス モデルの生成
sldvmergeharnessテスト ケースおよび初期化を 1 つのハーネス モデルにマージする
sldvreportSimulink Design Verifier レポートの生成
sldvchecksumモデルのチェックサムを返す

トピック

テスト ケースの生成の紹介

テスト ケースの生成とは

Simulink® Design Verifier™ によるテスト ケース生成の概要。

テスト ケース生成のワークフロー

モデルに対してテスト ケースを生成する処理の概要を説明します。

テスト生成アドバイザーによる解析可能コンポーネントの特定

テスト生成アドバイザーを使用してモデルとコンポーネントの解析を進めます。

テスト ケース生成のための S-Function の構成

この例では、テスト ケース生成のために Simulink® Design Verifier™ と互換性をもつよう S-Function をコンパイルする方法を説明します。

Embedded Coder で生成されたコードのテスト ケースの生成

生成コードのテスト ケースを生成する処理の概要を説明する。

コード カバレッジ テストの生成

この例では、Simulink® Design Verifier™ を使用してテスト ケースを生成し、完全なコード カバレッジを取得する方法を説明します。

SimulinkTest へのテスト ケースのエクスポート

プロパティ証明、設計エラー検出およびテスト ケースの生成によって生成される Simulink Design Verifier 解析結果を使用して、Simulink Test™ でテスト ケースを生成する方法を説明する。

仕様モデルとは

仕様モデルおよび要件に基づく検証での使用に関する概要。

コンポーネント検証

コンポーネント検証とは

コンポーネント検証の 2 つの方法の概要。

コンポーネント検証関数

コンポーネント検証に使用できる Simulink Design Verifier 関数について説明する。

コード生成コンポーネントの検証

この例では slvnvdemo_powerwindow モデルを使用して、あるコンポーネントを、モデルがそのコンポーネントを含むという状況下で検証する方法を示します。

オブザーバーによる検証ロジックの分離

Simulink Design Verifier のオブザーバーによるサポートの説明。

パラメーター制約

パラメーター制約値

Simulink Design Verifier による解析のパラメーター コンフィギュレーションの概要。

パラメーターの制約値の定義

解析でパラメーターを変数として指定する方法の例。

フル カバレッジのためのパラメーター制約値の指定

パラメーター制約値の指定によりフル モデル カバレッジを達成する方法の例。

構造体またはバス パラメーターの制約値の指定

この例では、モデル内の構造体やバス信号の値を制約するテストの生成方法を説明します。

[Simulink Design Verifier] ペイン

Design Verifier ペイン: テスト生成

Simulink Design Verifier による解析対象モデルのテスト生成方法を制御するオプションを指定します。

Design Verifier ペイン: パラメーター

Simulink Design Verifier によるモデル解析時のパラメーター コンフィギュレーションの使用を制御するオプションを指定します。

Design Verifier ペイン

解析オプションの指定および Simulink Design Verifier 出力の構成を行います。

Simulink Design Verifier のオプション

[コンフィギュレーション パラメーター] ダイアログ ボックスの Simulink Design Verifier オプションの概要。

解析結果のレビュー

Simulink Design Verifier の [検証結果の概要] ウィンドウで解析結果をレビューする。

注目の例