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設計範囲のチェック

指定された最小および最大の信号値のチェック

関数

`sldvextract`	サブシステムまたはサブチャートの内容を解析用の新しいモデルに抽出する
`sldvoptions`	設計検証オプションオブジェクトの作成
`sldvrun`	モデルの解析
`sldvreport`	Simulink Design Verifier レポートを生成する
`sldvmakeharness`	ハーネスモデルの生成

設計エラー検出とは
設計エラー検出解析オプションについて説明します。
設計エラー検出における派生範囲
設計範囲および派生範囲の概念を、設計エラー検出に関連して説明します。
設計エラー検出解析の実行
設計エラーの検出で推奨されるワークフローについて説明します。
指定された最小値および最大値の違反チェック
モデルを解析して、指定された設計の最小値および最大値が守られていることを検証する方法を説明します。
Design Verifier ペイン
解析オプションの指定および Simulink^® Design Verifier™ 出力の構成を行います。
Design Verifier ペイン: 設計エラー検出
Simulink Design Verifier による解析モデルの実行時エラー検出方法を制御するオプションを指定します。
Simulink Design Verifier のオプション
[コンフィギュレーションパラメーター] ダイアログボックスの Simulink Design Verifier オプションの概要。
解析結果のレビュー
Simulink Design Verifier の [検証結果の概要] ウィンドウで解析結果をレビューする。