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設計エラー検出

ランタイム エラーおよびデッド ロジックの静的検出、設計範囲の導出

検出される設計エラーには、デッド ロジック、整数のオーバーフロー、ゼロ除算、設計プロパティおよびアサーションの違反が含まれます。Simulink® Design Verifier™ は形式的手法を使用して、大規模なテストやシミュレーションの実行を要求することなく、検出が難しいモデル内の設計エラーを特定します。Simulink Design Verifier を使用して、モデル内の設計エラーが含まれるブロックと設計エラーがないことが証明されたブロックを強調表示します。エラーが含まれる各ブロックでは、信号範囲の境界を計算し、シミュレーションのエラーを再現するテスト ベクトルを生成します。

注目の例