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コンポーネントの選択

解析するモデル、サブシステムまたはサブチャートの選択

Simulink® に既存のモデル、サブシステムまたはサブチャートがある場合、Simulink Design Verifier™ の解析用に設計部分を構成します。ボトムアップ アプローチを使用して、最初に小さなコンポーネントを解析し、大きい、複雑なモデルにおいて最適な結果が得られるようにします。設計プロセスを始めたばかりの場合は、設計の注意事項を参照してください。

関数

sldvcompatモデルに解析との互換性があるかをチェックする
sldvextractサブシステムまたはサブチャートの内容を解析用の新しいモデルに抽出する
sldvisactiveブロック線図の更新を検証

トピック

Simulink Design Verifier の基本的なワークフロー

基本的な Simulink Design Verifier ワークフローの概要。

モデルの互換性チェック

モデルが Simulink Design Verifier と互換であるかどうかのチェック方法を説明する。

自動スタブによる非互換性処理

自動スタブの使用方法。

解析用サブシステムの抽出

個別に解析するためにサブシステムおよび Atomic サブチャートを抽出する方法を説明します。

サブシステムのテスト ケースの生成

個々のサブシステムを解析します。

Stateflow Atomic サブチャートの解析

Simulink Design Verifier ソフトウェアを使用した Atomic サブチャートの解析。

モデルの解析

Simulink Design Verifier での単純なモデル例の解析。

大規模モデルの解析

大規模モデルを解析するための手法を説明します。

テスト ケース生成のための S-Function の構成

この例では、テスト ケース生成のために Simulink® Design Verifier™ と互換性をもつよう S-Function をコンパイルする方法を説明します。

モデル解析のボトムアップ アプローチ

下位レベル要素で開始されるモデル解析の利点を説明します。

Design Verifier ペイン

解析オプションの指定および Simulink Design Verifier 出力の構成を行います。

Simulink Design Verifier のオプション

[コンフィギュレーション パラメーター] ダイアログ ボックスの Simulink Design Verifier オプションの概要。

Simulink Design Verifier ブロック ライブラリ

Simulink Design Verifier ブロック ライブラリへのアクセス。

Simulink ソフトウェア機能のサポートの制限事項

Simulink Design Verifier がサポートしない Simulink ソフトウェアの機能をリストする。

Simulink Design Verifier でサポートされる/サポートされない Simulink ブロック

Simulink Design Verifier でサポートされる/サポートされない Simulink ブロックをリストする。

Model ブロックのサポートの制限事項

Simulink Design Verifier は Model ブロックをサポートしますが、いくつかの制限があります。

Stateflow ソフトウェア機能のサポートの制限事項

Simulink Design Verifier および Fixed-Point Designer™ ソフトウェアがサポートしない Stateflow® ソフトウェアの機能をリストする。

MATLAB のコード生成のサポートの制限事項

MATLAB® のコード生成に対する Simulink Design Verifier ソフトウェアのサポートに関する制限事項をリストする。

S-Function および C/C++ コードのサポートの制限事項と考慮事項

Simulink Design Verifier での S-Function および生成コードの制限事項と考慮事項を説明する。