Unary Minus

入力の符号を反転

• 

×

ライブラリ:
Simulink / Math Operations
HDL Coder / HDL Floating Point Operations
HDL Coder / Math Operations

説明

Unary Minus ブロックは、入力の符号を反転します。

例

行列入力の単項マイナス

この例では、行列入力の単項マイナスを計算する方法を示します。

端子

入力

Port_1 — 符号を反転する信号

スカラー | ベクトル | 行列 | N 次元配列

入力信号。スカラー、ベクトル、行列または N 次元配列として指定します。

データ型: half | single | double | int8 | int16 | int32 | int64 | fixed point

出力

Port_1 — 入力信号の否定

スカラー | ベクトル | 行列 | N 次元配列

入力信号の否定です。出力のデータ型と次元は、入力と同じです。

データ型: half | single | double | int8 | int16 | int32 | int64 | fixed point

パラメーター

整数オーバーフローで飽和 — オーバーフロー アクションの方法

off (既定値) | on

整数オーバーフローを飽和させるために選択します。このオプションを選択しないと、オーバーフローはラップします。

このチェック ボックスをオンにすると、飽和は出力や結果だけでなく、このブロックの内部演算すべてに適用されます。通常、オーバーフローが可能ではない場合は、コード生成プロセスで検出されます。この場合、コード ジェネレーターでは飽和コードは生成されません。

符号付き整数データ型の場合、最小の負の値の単項マイナスはそのデータ型で表現できません。この場合、[整数オーバーフローで飽和] チェック ボックスがこのブロックの動作を制御します。

パラメーター設定	ブロックの動作	例
[整数オーバーフローで飽和] = on	値は、整数データ型の最大の正の値に飽和します。	8 ビット符号付き整数の場合、-128 は 127 にマッピングされます。 16 ビット符号付き整数の場合、-32768 は 32767 にマッピングされます。 32 ビット符号付き整数の場合、-2147483648 は 2147483647 にマッピングされます。
[整数オーバーフローで飽和] = off	値は、整数データ型の最小の負の値にラップされます。	8 ビット符号付き整数の場合、-128 は -128 のままです。 16 ビット符号付き整数の場合、-32768 は -32768 のままです。 32 ビット符号付き整数の場合、-2147483648 は -2147483648 のままです。

プログラムでの使用

ブロック パラメーター: SaturateOnIntegerOverflow

型: 文字ベクトル

値: 'off' | 'on'

既定の設定: 'off'

サンプル時間 (継承は -1) — サンプルの間隔

-1 (既定値) | スカラー | ベクトル

サンプルの時間間隔を指定します。サンプル時間を継承するには、このパラメーターを -1 に設定します。詳細については、サンプル時間の指定を参照してください。

依存関係

このパラメーターは、-1 以外の値に設定した場合にのみ表示されます。詳細は、サンプル時間が推奨されないブロックを参照してください。

プログラムでの使用

ブロック パラメーター: SampleTime

型: string スカラーまたは文字ベクトル

既定の設定: "-1"

ブロックの特性

データ型	double | fixed pointa | half | integera | single
直達	はい
多次元信号	はい
可変サイズの信号	いいえ
ゼロクロッシング検出	いいえ
a このブロックは、符号付き固定小数点データ型のみサポートします。

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロック プロパティ

ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。

複素数データのサポート

このブロックは、複素信号のコード生成をサポートしています。

PLC コード生成
Simulink® PLC Coder™ を使用して構造化テキスト コードを生成します。

固定小数点の変換

Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

このブロックは、符号付き固定小数点データ型のみサポートします。

バージョン履歴

R2006a より前に導入

参考

uminus

トピック

• 演算子の優先順位